[参考译文] ADS1610：ADS1610的组延迟

您好，Kurimoto-san，

感谢您的提问。

Δ-Σ ADC中的组延迟是模拟输入出现在ADC数字输出中的时间。 组延迟取决于时钟频率，数字滤波器体系结构和过采样比率(OSR)，通常以多个转换数表示。

ADS1610中宽带FIR滤波器的组延迟在模式= 00的电气特性表中指定为3 x (60MHz/fCLK) us。 这相当于10MSPS数据速率的30个转换周期。  对于CLK =50MHz，组延迟仍为30个转换，但由于数据速率降低到8.3MSPS，因此这相当于3.6us。

但是，其余模式设置使用不同的OSR，我看不到这些设置的组延迟的明确规格。 请允许我与设计师进一步讨论。

根据ADS1610的预期模拟性能，建议使用表5中的RBIAS电阻值。 随着调制器采样频率的提高，模拟电路需要更多的偏置电流来实现指定的性能。 RBIAS不应影响数字滤波器中的组延迟，但我也会确认这一点。

此致，

您好Ryan：

感谢您的详细回答。

我期待在您确认后得到您的回复。

谢谢，致以诚挚的问候。

Yuta Kurimoto

您好Ryan：

让我补充一个问题。
除了fCLK之外，是否还有其他因素会影响组延迟？

您好Ryan：

请告诉我这方面的任何更新吗？

谢谢！

Yuta Kurimoto

您好，Kurimoto-san，

很抱歉耽误你的时间，我一直在找以前的团队成员来帮助你解决这个问题。 我刚收到一些初步的数字设计审阅文档，但没有明确给出不同模式设置的组延迟。 因此，除了数据表中的信息外，我没有任何其他信息要提供。

除了CLK频率和模式设置外，没有其他因素会影响组延迟。

您能否为我们提供有关准确时钟频率和模式设置的更多信息？ 他们如何衡量团队延迟？

此致，

您好Ryan：

感谢您的回复。

现在我正在检查模式设置和 测量环境...

Yuta Kurimoto

您好Ryan：

 

感谢您的支持。 我从客户那里获得了模式设置和测量环境。

客户的模式设置为00。 每个模式设置的组延迟更改量是多少？

 

下图是它们的测量环境。 他们查看的输出数据不是ADS1610节点，而是FPGA输出节点。

他们看到实际输出比理想输出延迟20us。 他们猜这种延迟是由ADS1610软滤波器造成的。 您对ADS1610组延迟的测量方法有什么想法吗？

 

谢谢！

Yuta Kurimoto

 

您好，Kurimoto-san，

感谢您的更新。

主时钟频率是多少？

正如我之前提到的，模式= 00的组延迟在电气特性表中作为典型规格给出，如TGD = 3us x (60MHz/fCLK)。 我关于数字设计的文档有限，因此我无法肯定地说其他模式设置的组延迟是什么。 您的客户是否需要了解其他模式设置的组延迟？

重要的一点是：组延迟应使用已知时刻的输入步进电压进行测量。 客户需要精确控制输入步骤。 我认为FPGA不应该带来显著的延迟时间，因此可以对FPGA的输出进行探测。

客户如何为ADS1610提供输入步进电压？

此致，

您好Ryan：

感谢您的回答。

主时钟频率为50MHz。

所以我估计组延迟应为3us *(60MHz/50MHz)= 3.6us。

但是，客户也想知道其他模式设置的组延迟。

关于输入步进电压，我正在与客户核实。

您是否有测量A-D转换器组延迟的材料？

谢谢！

Yuta Kurimoto