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[参考译文] DAC8311：关于SCLK和SYNCL之间的计时

admin
Guru**** 2012440 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/615943/dac8311-about-the-timing-between-sclk-and-syncl

部件号：DAC8311

您好，支持团队，

我有一个关于DAC 8311的问题。

请告诉我从SCLK下降边缘到SYNCL下降边缘的时间规格。
(请参阅下图。)

我认为这是T3 - T4。 我的理解是否正确？
或者是否有任何其他规格？

此致，
Tachibana先生

  • 0
    TI__Guru**** 2012440 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Masanori：

    感谢您的查询。 我正在调查您的问题。 很快还会再来的

    此致，
    Uttam Sahu
    精密DAC应用工程师
  • 0
    TI__Guru**** 2012440 points
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    您好，Masanori：

    从计时图中可以发现，SCLK下降边缘和/SYNC下降边缘之间不需要直接定时。 但是，如果您观察到涉及的计时规范很少。 让我们调用SCLK下降边缘和/SYNC下降边缘之间所需的最短时间作为TX，然后：
    1.如果/sync上升沿在SCLK下降沿之后，所需的时间为TX = t7 + T8，这实际上是T8，因为t7-min是0
    2.如果/sync上升沿在SCLK下降沿之前，所需的时间为TX = T8 - T10

    我希望这能回答你的问题。

    此致，
    Uttam
  • 0
    TI__Guru**** 2012440 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好Uttam-san：

    谢谢你教我。

    我也想了。
    我知道SYNCL的下降边缘必须早于SCLK。
    我想知道从SYNCL下降到SCLK下降的最短时间。
    我猜是T2 + T4。 由于T4的最小值为0 ns，因此为T2。
    这是否正确？

    此致，
    Tachibana先生

  • 0
    TI__Guru**** 2012440 points
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    您好，Masanori-San，

    您可以正确地看到，在序列开始时，/sync下降边缘位于SCLK下降边缘之前，两者之间的最小定时要求为T4 + T2。 T4-min = 0时，它实际上是T2。 但是，由于T2是SCLK准时的最小值，因此这一要求实际上是多余的，因此未指定。

    此致，
    Uttam
  • 0
    TI__Guru**** 2012440 points
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    您好Uttam-san：

    谢谢你教我。

    我明白了。
    您的建议非常有帮助。

    此致，
    Tachibana先生