主题中讨论的其他部件:LMK0.3328万,
您好,
电气规格(SLAS837B的6.6 - 2017年1月)规定最大采样率为500MSPS。
最低采样率是多少,了解器件已针对500MHz性能进行了优化(查看图示)?
时钟控制块中的器件中是否有内部PLL -或者它是否直接使用DAC_clock (我假设它的作用是什么)?
过度采样。 了解到设备不包含内部内插器,我想探讨配置的可能性
设备,使其覆盖data_CLK驱动总线(与明显的输出别名关联)。
对于 来自LMK0.3328万 AS不同端口的DATA_CLK和DAC_CLK输出,我有不同的可控制时钟源
LVDS时钟,使用SI5.3322万B通用PECL转换缓冲器将DAC_CLK转换为LVPECL。 因此我可以准确地说
控制和调节两个信号的相关相位。
我想尝试以四分之一的速率(125MHz)运行LVDS数据和相关的DATA_CLK,并以500MHz运行DAC_CLK,同时使用FIFO和相关的警报和输出门控
已关闭。 然后,我将调整DAC_CLK相位,以防止与数据的对齐问题。 然后,我将在设备输出上筛选生成的别名频谱。
这是否可能,或者是否有内部机制使这种可能性无法实现?
此致,
Chris Burton。