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[参考译文] ADS42JB69：如何同步多个ADC？

admin
Guru**** 2964790 points

Other Parts Discussed in Thread: DAC37J84, ADS42JB69

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/635761/ads42jb69-how-to-sync-multiple-adc

部件号：ADS42JB69
主题中讨论的其他部件：LMK0.4828万， DAC37J84，

大家好

     我计划设计一个带有3个ADC和一个DAC dac37j84的板，PLL是lmk0.4828万， 3个ADC芯片需要同步工作，所以我认为应该有4组时钟长度匹配，是否有任何问题？

    PLL使用122.88MHz VCXO，如何设置Dclk3和Dclk_dac的频率？

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    TI__Guru**** 2964790 points
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    您好，Weihua，

    我们正在研究您的问题。 我们将很快回复您。

    此致，
    Neeraj
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    TI__Guru**** 2964790 points
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    我创建了Vivado项目，请帮助我验证！

    此项目应使用2017.3 生成

    e2e.ti.com/.../tcl_5F00_prj.rar

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    TI__Guru**** 2964790 points
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    肖

    这是否仍然是一个问题 "PLL使用122.88MHz VCXO，如何设置Dclk3和Dclk_doca"？

    此致，

    Jim

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    TI__Guru**** 2964790 points
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    我决定将频率更改为250MHz，ref_clk和内核时钟都是250MHz。现在我想知道FPGA上的jesd204系统设计  

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    TI__Guru**** 2964790 points
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    肖

    如果您计划使用ADS42JB69，则该部件没有单通道模式选项，您将在结构图中显示该选项。 如果每个设备使用两个通道，则最大采样速率为156.25Msps。 您的结构图显示245.76Msps。 您需要在每个设备上使用四个通道来实现此采样率。

    此致，

    Jim

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    TI__Guru**** 2964790 points
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    肖

    您是否仍有此问题？

    此致，

    Jim