[参考译文] TSW14J10EVM：匹配长度

您好，Jim：

感谢您提供信息。

参考 TI DAC 38J84原理图(请参阅附件)，GTX _CLK和SYSREF需要长度匹配。 CLK_LA0没有长度匹配要求。 这与插入器规格不同。

需要您的建议，说明哪种长度符合规格。  

谢谢。

IKON，

Xilinx创建了早期版本的固件，它需要核心时钟和参考时钟。 在大多数情况下， 不需要第二个时钟(核心时钟，CLK_LA0)。 使用时，不需要与 SYSREF具有相同的轨迹长度。  CLK_LA0不与Altera IP一起使用。

此致，

Jim   

您好，Jim：

 前面提到 CLK_LA0和SYSREF需要长度匹配。  但现在，它提到 CLK_LA0根本不是必需的，即使是必需的，也不必与SYSREF匹配。

请解决这一矛盾。  因此，GTXCLK根本不需要与SYSREF匹配？

谢谢。

您好，ikon

我认为，由于CLK信号的FPGA用法不同，出现了一些明显的矛盾。

通常，如果各自的时钟信号用于核心时钟或核心时钟和收发器参考时钟，则其长度应与SYSREF路径匹配。

如果时钟信号仅用于收发器参考时钟，则不需要匹配，因为参考时钟的确切相位不是关键，只有频率。

我希望这会有帮助。

此致，

Jim B