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[参考译文] ADS4146：dac3151，ads4146连接

admin
Guru**** 2387080 points
Other Parts Discussed in Thread: DAC3171
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/640073/ads4146-dac3151-ads4146-connection

部件号：ADS4146
主题中讨论的其他部件：DAC3171

大家好，

我想将具有并行LVDS输出的14位ADC (在标题中注明)连接到 使用串行输入的14位DAC (在标题中注明)。  

有可能吗？ 如果不是，对于具有相同采样率和支持LVDS的TI产品，我还有什么其他选择？

感谢您的帮助。

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    TI__Guru**** 2387080 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    你(们)好
    不能将并行输出ADC直接连接到串行输入DAC。
    即使连接具有类似接口的设备也可能相当困难。 通常，ADC和/或DAC设备将连接到FPGA或ASIC，后者对捕获的ADC数据或输出DAC数据执行某些处理。
    您尝试达到的采样率是多少？
    您尝试捕获/再生的信号的最大频率是多少？
    此致，
    Jim B
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    TI__Guru**** 2387080 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。


    你好，Jim，

    那么，TI还有哪些具有支持串行和LVDS输出的相同位数和采样率的ADC？

    我们正在基本地寻找一些与dac3171相匹配的ADC。

    我们计划最终使用FPGA，但我们如何在不麻烦的情况下测试它？

    谢谢。

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    TI__Guru**** 2387080 points
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    你(们)好

    要获得完全分辨率，DAC需要SDR (单数据速率)输入时钟模式，对于每个读取的数据字，DATACLK的上升沿都是一个上升沿。 我找到的14位和500MSPS采样的所有ADC都使用DDC输出数据时钟。 在DCLK的上升和下降边缘将数据捕获到FPGA或ASIC。 因此，无法将此并行DAC直接连接到并行输出ADC。

    DAC3171具有支持DDR数据时钟的7位模式(请参见图3)，因此这可能起作用，但会降低分辨率。 要使数据到数据时钟计时得到优化，以便以500 MHz的数据速率进行数据采集，仍然是一个棘手的问题。 这就是为什么最好在ADC和DAC之间放置FPGA来帮助管理数据和数据时钟计时的原因。

    您可以使用TI评估工具单独测试DAC和ADC的性能。

    但听起来好像要将数据从ADC连续流式传输到DAC，以证明您的系统概念。 不幸的是，这是无法使用EVM完成的事情。

    此致，

    Jim B