[参考译文] DAC5682Z：在采样速率高于250MSPS时运行DAC5682Z时出现问题

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部件号：DAC5682Z
主题中讨论的其他部件：CDCE7.201万，

您好，

我们在FMC上有DAC5682Z DAC，它连接到Virtex 6 FPGA和CDCE7.201万，用于输入时钟。几年来，我一直使用它来生成波形，没有任何问题。但是当我尝试更高的采样率时，我得到了一些奇怪的结果。我在500MSPS和1GSPS下进行了测试，我观察到以下内容：

*数据波形是交替的极端。

我已根据数据表中的表7.7 关闭了插值筛选器和PLL及AM设置DLL的配置10。我还会在每125m个周期后发送相应的同步事件，

我想我错过了一些非常小的东西，这些东西导致了2和3这两个奇怪的因素，如果能帮助解决这个问题，我将不胜感激。

提前感谢。

此致，
Arpit。

0 admin 7 年多前

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您好Arpit：

我正在研究您的问题。我会尽快回复您。同时，您能否将您看到的所有结果的输出图发送给我。

此致，
Neeraj

0 admin 7 年多前

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Neeraj您好，

下面是我尝试的一些频率组合：

CLK - 1000 MHz DCLK - 500 MHz 数据- 500 MHz 输出- 166.667 MHz

CLK - 1000 MHz DCLK - 500 MHz 数据- 250 MHz 输出- 83.333 MHz

CLK - 500 MHz DCLK - 250 MHz 数据- 250 MHz 输出- 125 MHz

CLK - 500 MHz DCLK - 250 MHz 数据- 125 MHz 输出- 62.5 MHz

CLK - 250 MHz DCLK - 125 MHz 数据- 125 MHz 输出- 125 MHz

此致，
Arpit。

0 admin 7 年多前

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您好Arpit：

能否指定您使用DAC的模式？

DAC5682z数据表中的表8指定了可用的操作模式。

此外，当您更改DCLKP/N频率时，您还必须根据下表更新DLL设置。

此致，
Neeraj Gill

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