谢谢Jim，

但我可以理解第3个寄存器的原因，以及如何将偶数和奇数数据分配给ADC OUTCLK的第4个寄存器？

您能否进一步解释此原理图？

此致，

Amir

您好，Jim：

当我看到ADS 5463EVM的输出时，输出中有一些非连续波形。 实际上，我在Zynq芯片内使用了差分至单端缓冲器，将所有输出转换为 单端，然后将这些信号直接连接到Zynq SOC的输出引脚，因此我使用数字逻辑分析器捕获了输出， 它显示在没有输入时存在一些间断。下图显示了无ADC输入的输出(EVM板上的J11打开)

下面 的图片 是缩放的其中 一个不连续的。

正如您所看到的，在一个时钟周期内，所有位同时都有相同的变化，较低的信号是干信号。 我不知道原因是什么，你怎么看？

埃米尔

时钟的采样速率是多少？ 如果使用较慢的时钟速度，是否会出现此问题？

此致，

Jim

埃米尔

是的，我们正在对此进行研究。 IF输入频率和振幅是多少？ 您是否在时钟和IF输入上都使用过滤器？

此致，

Jim

埃米尔

您的数据跟踪有多长时间？ 它们是否与P/N和配对的长度相匹配？ 您是否尝试过使用两倍于干速率的时钟来捕获数据？ 在这种情况下，您只能使用这种更快时钟的下降边缘(如果它满足FPGA内部的设置和保持时间)。 有关 输出定时的详细信息，另请参阅数据表的第36页。    

此致，

Jim   

您好，Jim：

我知道您有 适用于TSW1200的Verilog或VHDL代码，您可以为我发送此代码吗？ 也许它可以解决更多的问题作为一个例子。

此致，

Amir

Jim，

根据以下链接，TI在 TSW1200捕获卡上使用Xilinx FPGA，您的大学  Richard P已将此代码发送给您的客户。

e2e.ti.com/.../119.8754万

请检查此页面。

谢谢！

埃米尔

TSW1200的支持时间更长。 您是否需要此主板使用的固件？ 如果是，我可以尝试找到它。

此致，

Jim

e2e.ti.com/.../TSW1200-Source-Serial-v1p5.zipe2e.ti.com/.../TSW1200-Source-Parallel-DDR-ver1p6.zipAmir，1200，

固件通常与Verilog或VHDL源代码关联。 我附上了我能找到的内容。 希望这有所帮助。

此致，

Jim

您好，Jim：

非常感谢您的附件，我使用的IDDR与您的固件相同，但在IDDR之后，我尝试将PSO和边缘数据分配到一个寄存器，但 我无法确定您是否有任何解决方案？

此致，

Amir

埃米尔

我们所有的固件开发人员都与其他客户问题和新产品的开发工作紧密相连。 我会向他们提出请求，请他们查看此事，但建议您同时联系当地的Xilinx FAE，看看他们是否可以提供任何帮助。

此致，

Jim

您好，Jim：

我可以使用静态计时解决方案捕获400MHz的ADC输出。现在我要使用500MHz捕获，但对于500MHz的静态计时剂量不起作用，我必须使用动态校准来捕获正确的数据， 我对动态校准没有任何想法，您对此主题有什么来源吗？ 或者，您能否为我简要介绍 动态校准？

非常感谢，

Amir