[参考译文] ADS1262：不同外部时钟频率的影响

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/650484/ads1262-the-impact-of-different-external-clock-frequency

部件号：ADS1262

您好，

根据ADS1262 ADC数据表，外部时钟可以在1MHz至8MHz (额定7.3728MHz)之间变化。为了同步三个独立的1262 ADC (其中三个在距离FPGA几厘米的同一卡上)，我考虑使用FPGA时钟(在PLL之后)驱动所有ADC。我不确定我是否能得到7.3728MHz… 如果使用7MHz而不是7.3728MHz，会有什么影响？ (尤其是滤清器槽口，输出速率…)

谢谢！

Idan

7 年多前

0 admin 7 年多前

TI__Guru**** 2394295 points

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您好Idan，

ADS1262的数据速率将根据输入时钟频率成比例地进行调整。因此...

例如，名义上的20 SPS，实际上将是(7 MHz/ 7.3728 MHz)* 20 SPS = 18.9887 SPS。
SINCx过滤器的数字过滤器槽口始终以数据速率的整数倍数出现。因此，在本例中，滤波器槽口将出现在：18.9887 Hz，37.9774 Hz，56.9661 Hz，75.9549 Hz等...
由于SINC4过滤器具有最宽的过滤器槽口，因此在数据速率不是20 SPS的情况下，它将提供最佳的60 Hz抑制。

要查看此效果，您可以使用此Excel工具中的数字筛选器计算器：

我希望这能有所帮助！

此致，
Chris

数据转换器（参考译文帖）

数据转换器（参考译文帖）(Read Only)

[参考译文] ADS1262：不同外部时钟频率的影响