[参考译文] DAC38RF82EVM：DAC38RF82EVM JESD204错误

我的错误：

使用标准5898.24 时钟时，您是否能够使链路正常工作？ 我想知道LMK时钟和分频器是否未使用6144 MHz时钟正确优化FPGA。

您还可以在发送模式后检查/验证是否选择了JESD重置，以确保链路已重置并处于活动状态。

--RJH

非常感谢您的支持Rusell，

我根据您的建议更改了演示的参数：DAC锁定频率5898.24MHz。 但我在JESD204中遇到了同样的错误。 除此之外，我还检查了"重置状态是通过发射器中的K 28.5 字符完成的"。 下面详细显示了该问题：

DAC配置：

重置DAC JESD核心和SYSREF触发前的TX状态：

重置DAC JESD核心和SYSREF触发后的TX状态：

报警监控状态：

您好，Kai，

1)所有与“sysrefphase”相关的错误都可以忽略，因为默认DAC配置中绕过了SYSREF align块

2)只有在使用DAC的所有8个JESD通道时，与“Rincewind1中的PLL”相关的错误才相关。 DAC中有2个SerDes PLL。 PLL0用于SerDes Lanes RX0至RX3，PLL1用于RX4至RX7。 如果您未使用RX4至RX7 SerDes输入，则PLL1将不会使用。

从Waveform-HW_ILA_2屏幕截图中，您将从GTX收发器发送所有零。 是否可以修复此问题并将数据传输到DAC？

谢谢！
Eben。

感谢Eben的支持，
我修复了Rincewind1中的PLL错误，但我遇到了另一个问题。
在使用Xilinx @ KCU105编写UG_HSDC Pro文档之后，我使用DAC38RFxxEVM GUI配置DAC和HSDC Pro GUI以配置数据并将数据发送到FPGA。 但我遇到了以下问题：
将数据从HSDC发送到FPGA后(按"发送"按钮)，jesd204_phy = 1的TX_reset_Done信号，tX_tdata = 0xbc。
然后，我在jed204_phy的DAC GUI TX_RESET_DON信号始终为=0时，按下'Reset DAC JESD core & SYSREF trigger '(重置DAC JESD core & SYSREF触发器)。 和数据无法发送(TX_tdata = 0x00)

等待您的回复，
谢谢！
Kai

谢谢Eben，
我通过启用CLKOUT12解决了此问题。
但当我使用JED204和JESD204_PHY创建简单项目以连接DAC38RF82时，我遇到了问题。 内核重置完成后，我在TX_tdata上看到0xbcbc，但同步(从DAC JESD)没有自动达到1。
您能告诉我如何配置DAC来修复它吗？

谢谢！
Kai