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[参考译文] ADS1298：ADS1298 DRDY脉冲(ISN'未正常工作)

admin
Guru**** 2606355 points
Other Parts Discussed in Thread: ADS1298

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/666463/ads1298-ads1298-drdy-pulsing-isn-t-working-properly

部件号：ADS1298

你(们)好

我正在尝试对我的ADS1298进行编程，但我的DRDY信号有问题。 他在RDATAC (如预期的4毫秒)后开始跳动，并返回到低状态。 触发电平为1.6V，我的示波器在DRDY引脚上读数为4V。

delay_ms(2000)；       // tpor

   CS = 0；              
   SPIx_Write(0x06)；   // 重置
   CS = 1；            
   delay_us (20)；        // 18 tclk

   CS = 0；
   SPIx_Write(0x11)；   // SDATAC
   CS = 1；
  DELAY _Us (5)；

   CS = 0；
   SPIx_Write(0x0A)；   //stop
   CS = 1；
   DELAY _Us (5)；


   SPIx_Write(0x41)；           //WREG
   SPIx_Write(0x18)；        //24值
   SPIx_Write(0x86)；        //config1.
   SPIx_Write(0x10)；        //CONFIIG2
   SPIx_Write(0xC0)；        //CONFIIG3

   除GPIO (0xF0)外，所有其它寄存器均为0x00。

   CS = 1；
   DELAY _Us (5)；

   CS = 0；
   SPIx_Write(0x08)；   // 开始
   CS = 1；
   DELAY _Us (5)；

   CS = 0；
   SPIx_Write(0x10)；   // RDATAC
   CS = 1；
   DELAY _Us (20)；

tsclk = 500ns

DVDD=4V

AVDD=3.8V

我出了什么问题？ DRDY告诉我新数据已准备就绪。 但是，之后，DRDY是否必须在CS =0之后进入高状态？ 除了我仔细检查了我的INT Pin外，我预测他仍然不能正常工作。  

提前感谢！

Rhuan。

  • 0
    TI__Guru**** 2606355 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好Rhuan：

    感谢您的帖子。

    DVDD = 4 V超出此设备允许的操作规格。 相对于接地，DVDD的最大电源为3.6 V。

    /DRDY将在您不读取数据时空闲。 在下一个样品准备就绪之前的几个tCLK周期内，/DRDY将返回高值，以便下一个下降边缘与数据速率周期一致。

    当您读取数据时，/DRDY将被清除，并与第一个SCLK下降沿同步返回HIGH (高)。

    此致，

  • 0
    TI__Guru**** 2606355 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好，Ryan！

    感谢您的支持。 我检查了我的DVDD，我得到了3,58V电压，我处于绝对的供电范围内。

    我尝试了所有的分辨率，看到了这些 脉冲之间的正确间隔(以毫秒为单位)。  

    读取ID后，我相信我的CPOL和CPHA配置是正确的，并且传输是正确的。

    我还不明白的是DRDY的行为。  在DRDY =0之前的第一个CS =0之后，DRDY的行为是否与您的解释相同？

    再次感谢！

    Rhuan。

  • 0
    TI__Guru**** 2606355 points
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    您好，Rhuan，

    我很高兴您的工作正常！

    /CS和/DRDY相互独立运行。 /DRDY以设定的数据速率转换为低，无论接口是否处于活动状态。 任何时候发送SCLK，第一个SCLK下降沿都将清除/DRDY信号(参见图59和图60)。 如果不发送SCLK，则/DRDY将保持低电平，直到下一个样本准备就绪之前的几个tCLK周期(参见图63)。

    此致，