主题中讨论的其他部件：LMK0.4828万，
您好，TI：
运行TIDA-0.1021万并尝试设置LMK0.4828万以产生连续SYSREF信号时，我遇到问题。 PLL1经过编程，可从100MHz输入参考(1：1)生成100MHz信号，PLL2经过编程，可使用VCO0生成2400MHz DEVCLK。 两个回路均可正常锁定。
我将示波器连接到J7连接器以观看SDCLK13_N输出。 在输出部分中，我将DCLK源设置为旁路，将SDCLK源设置为设备时钟。 我现在可以查看示波器上的2400MHz信号。
SYSREF部分设置为continuos，SYSREF分频器设置为240，这将产生10MHz信号。 将SDCLK信号源切换至SYSREF后，我现在看到了不同脉冲长度(2.9ns，6.4ns等)的不均匀脉冲链-远不及10MHz。 尝试其他除法值不会有太大变化。
将SDCLK源切换回设备时钟，现在将DCLK源设置为除法器，我还可以看到输出部分1至32 DCLK除法器也无法正常工作。 它试图分裂，但一些脉冲以似乎随机的方式合并和延长。
我还没有处理过设置延迟，同步等问题，我想我会首先处理这个简单的案例。 我似乎能够对所有其他东西进行编程，也可以对LMX2594进行编程，所以我认为SPI接口端不存在信号完整性问题。
我是否在配置中丢失了某些内容，还是其它问题？ 下面是我编程到LMX0.4828万中的注册码。 一些评论与TI提供的代码有关。
此致，
垫A
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LMK0.4828万
0x000 0x90 %重置+禁用3线SPI (？)
0x000 0x00 %恢复
0x002 0x00 %正常运行
0x003 0x06 %
0x004 0xD0 %
0x005 0x5B %
0x006 0x00 %
0x00C 0x51 %
0x00D 0x04 %
0x100 0x02 % DCLKout0=2
0x101 0x55 %
0x103 0x00 % ADLY=0，仅DCLKout0_MUX=DIV
0x104 0x00 % SDCLKout1=DEVCLK
0x105 0x00 %
0x106 0xF0 %延迟PD，SDCLKout1活动
0x107 0x11 % LVDS
0x108 0x02 % DCLKout2=2
0x109 0x55 %
0x10B 0x02 % ADLY=0，DCLKout2_MUX=旁路
0x10C 0x00 % SDCLKout3=DEVCLK
0x10D 0x00 %
0x10E 0xF0 %延迟PD，SDCLKout3激活
0x10F 0x11 % LVDS
0x110 0x02 % DCLKout4=2
0x111 0x55 %
0x113 0x00 % ADLY=0，仅DCLKout4_MUX=DIV
0x114 0x00 % SDCLKout5=DEVCLK
0x115 0x00 %
0x116 0xF0 %延迟PD，SDCLKout5激活
0x117 0x11 % LVDS
0x118 0x02 % DCLKout6=2
0x119 0x55 %
0x11B 0x00 % ADLY=0，仅DCLKout6_MUX=DIV
0x11C 0x00 % SDCLKout7=DEVCLK
0x11D 0x00 %
0x11E 0xF0 %延迟PD，SDCLKout7激活
0x11F 0x11 % LVDS
0x120 0x02 % DCLKout8=2
0x121 0x55 %
0x123 0x00 % ADLY=0，仅DCLKout8_MUX=DIV
0x124 0x00 % SDCLKout9=DEVCLK
0x125 0x00 %
0x126 0xF0 %延迟PD，SDCLKout9激活
0x127 0x11 % LVDS
0x128 0x02 % DCLKout10=2
0x129 0x55 %
0x12B 0x00 % ADLY=0，仅DCLKout10_MUX=DIV
0x12C 0x00 % SDCLKout11=DEVCLK
0x12D 0x00 %
0x12E 0xF0 %延迟PD，SDCLKout11激活
0x12F 0x11 % LVDS
0x130 0x02 % DCLKout12=2
0x131 0x55 %
0x133 0x02 % ADLY=0，DCLKout12_MUX=旁路
0x134 0x20 % SDCLKout13=SYSREF
0x135 0x00 %
0x136 0xF0 %延迟PD，SDCLKout13激活
0x137 0x11 % LVDS
0x138 0x06 % VCO 0，缓冲OSCin，OSCout = LVCMOS标准/反相
0x139 0x03 % SYSREF连续
0x13A 0x00 % SYSREF_DIV=240
0x13B 0xF0 % SYSREF_DIV=240
0x13C 0x00 %
0x13D 0x08 %
0x13E 0x03 % SYSREF脉冲=8
0x13F 0x00 % PLL2 N div input = presc，PLL1 N Delay INP=OSCin，FB mux = PD
0x140 0x01 % SYSREF puls=PD，所有其他打开
0x141 0x00 %
0x142 0x08 % DDLY步长计数=8
0x143 0x91 % SYSREF_CLR=1
0x143 0x11 % SYSREF_CLR=0，SYNC=EN，从SYNC引脚同步
0x144 0x00 %启用所有输出同步(是0xFF (?))
0x145 0x7F %固定注册(曾为00(?))
0x146 0x10 %启用CLKin1，INP缓冲器=双极
0x147 0x1B % CLKin1=manual，CLKin1_OUT MUX = PLL1，CLKin0_OUT MUX =关闭
0x148 0x02 %
0x149 0x02 %
0x14A 0x06 % reset_MUX=低(0)，reset_type=输出开路漏极
0x14B 0x02 %
0x14C 0x00 %
0x14D 0x00 %
0x14E 0x00 %
0x14F 0x7F %
0x150 0x01 %抑制模式处于活动状态
0x151 0x02 %
0x152 0x00 %
0x153 0x00 % CLKin0 R计数器[13：8]
0x154 0x78 % CLKin0 R计数器[7：0]
0x155 0x00 % CLKin1 R计数器[13：8]，R=4
0x156 0x04 % CLKin1 R计数器[7：0]，R=4
0x157 0x00 % CLKin2 R计数器[13：8]
0x158 0x78 % CLKin2 R计数器[7：0]
0x159 0x00 % PLL1 N计数器[13：8]，N=4
0x15A 0x04 % PLL1 N计数器[7：0]，N=4
0x15B 0x14 % PLL1：wnd=4ns，CPpol=活动位置，CP增益450uA
0x15C 0x20 % PLL1 DLD计数器=32
0x15D 0x00 % PLL1 DLD计数器=32
0x15E 0x00 % PLL1 R DLY=0，N DLY=0
0x15F 0x0D % PLL1 LD MUX = LD PLL1，输出=开放源代码(？ 数据表和GUI不对应)
0x160 0x00 % PLL2 R计数器[11：8]，R=1
0x161 0x01 % PLL2 R计数器[7：0]，R=1
0x162 0x44 % PLL2 P=2，OSCin 63至127MHz，X2已禁用
0x163 0x00 %
0x164 0x00 %
0x165 0x0C %
0x171 0xAA %固定reg (显示默认0x0A，但编程为0xAA？)
0x172 0x02 %固定注册
0x17C 0x15 % Optim VCO1相位噪声=LMK0.4828万
0x17D 0x33 % Optim VCO1相位噪声=LMK0.4828万
0x166 0x00 % PLL2 FCAL=dis，PLL2 N计数器[17:16]
0x167 0x00 % PLL2 N计数器[15：8]
0x168 0x0C % PLL2 N计数器[7：0]，N=12
0x169 0x59 % PLL2 CP增益等。位0为0，必须为1，符合数据表？
0x16A 0x20 % PLL2 DLD计数器
0x16B 0x00 % PLL2 DLD计数器
0x16C 0x00 % PLL2环路滤波器R4=200R，R3=200R
0x16D 0x00 % PLL2环路滤波器C4=10p，C3=10p
0x16E 0x15 % PLL2 LD MUX = LD PLL2，输出=开放源代码(？ 数据表和GUI不对应)
0x173 0x00 % PLL2正常OP
