[参考译文] ADS42JB69：同步和放大器；SYSREF LVDS范围

Mark，您好！
我从EVM设计中做了一些反向文档：

SYNCP/M各有一个电阻器网络(182R到IOVDD3.3V)，(68R到GND)，这提供了.9V的共模偏压
-由ArriaV FPGA (2.5V组)引脚Y7/AA7驱动(通过FMC连接器G12/G13)

SYSREFP/M各有一个电阻器网络(182R到IOVDD3.3V)和(68R到GND)，这提供了0.9V的共模偏压
-由LMK0.4828万引脚13/14 (3.3V VCC)驱动

Pin 13/14 LVDS时钟输出(SDCLKoutY)第19页LMK0.4828万的技术指标看起来非常接近DS90LV缓冲区
www.ti.com/.../lmk0.4828万.pdf

基于这一点，我认为DS90LV的输出与LM0.4282万中EVM上的输出相匹配。 我认为你不应该把它们连接起来。

此致，
Brian

您好，Brian，
我看了EVM接口，这里使用的终端方案看起来就像用于LVPECL信号的方案。 查看EVM用户指南时，LMK0.4828万设置为在SYSREF信号上输出LVPECL (2000mV)，而不是在LVDS上输出。 我不知道EVM上的FPGA正在为同步信号提供哪种信号类型，但我怀疑它的LVPECL也是如此。

对于像DS90LV001设备那样控制共模电压的LVDS信号源，这种类型的端接似乎会出现共模不匹配问题。 我们还需要验证LVDS信号摆幅对于ADS32JB69接收器足够大。

标记，
我阅读了有关ADS42JB69的更多信息。 在数据表中，我们有一个关于驱动时钟的部分(SYSREF在引脚表中归类为时钟)
www.ti.com/.../ads42jb69.pdf
10.2 ．2.2 时钟输入一节包含一些有关此配置的图表和讨论。

我还在检查FPGA固件以确认其驱动器模式。

最后，我要让一位在这款设备上拥有更多经验的工程师也来看看。

此致，
Brian

Mark，您好！

我打开了TSW14J56固件项目(如果您感兴趣，它位于TSW14J56EVM页面上)

JESD_RX_SYNC引脚(Y7/AA7)在2.5V插槽上设置为LVDS。   

此致，

Brian

谢谢，Brian，

我将通过电子邮件向您和Jim发送一些其他信息。