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部件号：ADS1271 大家好，
我们希望就下面的客户咨询寻求您的帮助。
我们使用了两个ADS1271，它们由Daisy Chain提供，如下所示：
当输入为0时，我们尝试读取ADS1271，但我们通过SPI接口获得了FFF3CF 0万，如下所示：
请帮助我们检查如何从SPI接口获取有效数据。
此致，
达尼洛
你好，Danilo，
在菊花链中使用ADS1271时，ADC必须相互同步。 请让客户验证在电源稳定后，/sync针脚是否至少在1 CLK时间内断言为低电平。 为了使输出同步到相同的时钟边缘，图50中的详细定时要求是必要的。 如果不满足这些要求，只要/sync引脚在至少1个CLK周期内保持低电平，设备将在1个CLK周期内同步到。
另外，您不想将/DRDY引脚连接到多个ADC上。 在SPI模式中，这些是输出，如果一个为高电流，另一个为低电流，则可能导致过大电流。 使用菊花链时，只需要监视单个/DRDY引脚，因为所有ADC的/DRDY引脚将在部件同步后同步。
另外，请询问客户使用的CLK频率和SCLK频率。 通常，这些值相等，最多支持菊花链中的20个设备，但如果SCLK小于CLK，则会减少菊花链中支持的最大设备数量。
此致，
Keith Nicholas
精密ADC应用
你好，Danilo，
最小CLK频率为100kHz，最大为27MHz。 请要求客户将CLK频率提高到至少100kHz，以便正常操作。
此致，
Keith
您好，Keith：
我刚刚收到客户的反馈。
是的，这些数据是在我们的主板设计上测量的。 我们通过简单的电路获得了+5VA&AGND，如下所示：
图1. 
我们的布局层如下所示：
——— 顶层
——— GND/AGND层(AGND是模拟GND，它来自GND。)
——— VCC/+5V/+5VA层(+5VA是模拟VCC，它来自+5V。 +5V (5.3V)由DCDC产生。)
——— 底层
+5VA的布局如下所示：
图2.
AGND的布局如下所示：
图3.
可能噪音很大。 我们希望收到您关于设计和布局的建议。
此致，
达尼洛
