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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1101398/ads1282-amplitude-of-clk-input
如果ADS1282由3.3V供电，则CLK输入所需的振幅是多少。 我将使用4.096MHz时钟。 我正在寻找一个PLL来驱动3个ADS1282部件。
我可以在数据表的第16页上看到CLK引脚输入阻抗为55k欧姆，但未提供其他规格。
谢谢！
Steve
您好，Steve，
中CLK的振幅将由数据表第2页上的表5.1 中的"绝对最大额定值"部分进行控制。 第4页上的数字I/O部分指定了逻辑高电平和低电平。
我发现您对我对您的问题的回答不满意。 我能否询问 具体详情，了解为什么会出现这种情况？ 时钟是数字输入之一，必须处于VDD的80 % (最小值)才能被视为有效。 因此，使用3.3V电源时，时钟输入必须至少 为2.64V才能有效。
