根据线程，时钟输入和SCLK输入应具有相同的时钟源，以避免ADC频谱中出现突起(我不理解 ADC频谱中的突起是什么)。
我已将FPGA连接到ADC。 FPGA的时钟输入是200MHz的振荡器。 内部PLL可以生成 13.5MHz的时钟和27MHz的时钟。 我是否可以 通过FPGA IO将13.5MHz连接到ADC SCLK引脚，将27MHz时钟连接到ADC CLK输入引脚？数据表显示应使用低抖动时钟。 通过FPGA IO的时钟信号是否为低抖动IO？
数据表显示 晶体可以使用，但我不知道如何将晶体连接到单时钟输入引脚，在大多数情况下 ，晶体 应连接到设备的2个引脚。
您好，Xiang，
ADC频谱中的突起是高于噪声基线的任何不需要的频率组件。 下图显示了以黄色突出显示的频率脉率示例。 这些突起会增加ADC测量中的噪声，从而降低SNR。
您可以使用FPGA来生成CLK和SCLK信号，但FPGA的时钟源应该是低抖动(大多数基于晶体的振荡器都能正常工作)。 但是，大多数FPGA PLL会带来额外的噪音，可能无法在您的系统中正常工作。 我建议在FPGA内部使用简单的/8分频器(而不是PLL)将ADS1278 CLK的200MHz FPGA时钟降低到25MHz，将SCLK的另一个/2分频器降低到12.5MHz，以获得最佳的噪声性能。
第三种选择是使用单独的振荡器直接驱动ADS1278的CLK引脚，并让FPGA基于200MHz时钟生成SCLK，但这将导致频率突起和噪声增加(降低SNR)。
CLK输入的合适振荡器示例是 SXO53C3A071-27.000M。 这些器件具有数字缓冲器并生成单个CMOS时钟输出。
https://suntsu.com/wp-content/uploads/2019/07/SXO53C-Series-1.pdf
此致，
Keith Nicholas
精密ADC应用
您好，Xiang，
在这种情况下，我指的是输入对地短路时的总噪声。 例如，如果时钟(CLK和SCLK)彼此不同步，数据表图6中显示的测量结果可能会增加。
此致，
Keith
