[参考译文] ADC081S021：采样中止对吞吐量的影响？

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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1107207/adc081s021-affect-of-sample-abort-on-throughput

器件型号：ADC081S021
主题中讨论的其他器件：ADS7040

数据表指出、"如果 CS 在第10个下降沿之后、但在第16个下降沿之前变为高电平"、则中止采样、但不会解决这对下一个/CS 下降沿时序的影响。在什么沿可识别中止、发生这种情况时器件是否立即返回跟踪模式、或者是否预计计时会继续、且在12.5个时钟后跟踪模式仍正常进入？

换而言之、如果时钟继续、/CS 下降沿之间的最短时间是否完全受中止影响？

好奇的是、这不是性能优化问题。相反、我正在构建一些极简的逻辑来读取串行 ADC、并希望结果与尽可能多的廉价8位 ADC 兼容(其他可能的备选器件是 ADS7029和 ADS7040)。吞吐量部分中描述的16周期1MHz 方案对我来说非常有吸引力、但是由于硬件资源极其稀缺、/CS 的确切持续时间需要仔细进行预算。我希望16周期1MHz 帧时序保持不变、无论输出 DB7后是否立即"中止"采样。

非常好
Aaron

2 年多前

0 admin 2 年多前

TI__Guru**** 1678710 points

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Aaron、您好！

查看数据表中的时序图、可以收集此数据

CS 必须具有10ns 的最小高脉冲。当 CS 变为高电平时、SDATA 立即设置为三态。请注意、这可以与350N 的 Tquiet 时间并行、但这两个要求都是独立的、在下一次转换时必须满足这两个要求。

采集时间由 SCLK 而不是 CS 专门设置、从时序图可以看出、如果 CS 为高电平、SCLK 仍然有效、即使 SDATA 处于三态也是如此。因此、可以推断、如果中止、采集阶段将不会开始、直到满足时钟脉冲要求

0 admin 2 年多前

TI__Guru**** 1678710 points

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您好、Cynthia -谢谢。吞吐量部分描述了1MHz 时的16周期帧。 /CS 上升沿的特定时序根本不是公式的一部分、但由于未提及"abort"一词、因此可以假设上升沿发生在 SCLK 的第16个下降沿之后、因此、/CS 脉冲宽度必须小于 SCLK 周期的一半。由于1MHz 时半个 SCLK 为500ns、这大于 Tquiet 和 Tacq、因此它可以工作。如果在 SCLK 的第16个下降边沿之前升高/CS、同时继续计时、只需在 SDATA 通常独立变为三态之前将其设置为三态、那么一切都将正常工作、在输出所有实际数据位后的任何时刻、都可以在不中断16周期帧时序的情况下升高/CS。我想*考虑*这种情况，但是数据表没有明确说明中止的实际含义。如果一个中断并且在空闲时不保持计时、则行为似乎更不明确、尽管这不是与我相关的情形。

0 admin 2 年多前

TI__Guru**** 1678710 points

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Aaron、

我同意您的评估。该器件于2005年发布、此后我们的器件文档有所改进。

另一个选项是使用 EVM ~单击此处~ 测试此场景

此致

Cynthia

数据转换器（参考译文帖）

数据转换器（参考译文帖）(Read Only)

[参考译文] ADC081S021：采样中止对吞吐量的影响？