[参考译文] TI-JESD204-IP：连接至 FPGA XA7Z030FBV484

Abe-San、

他们在 Xilinx 的工具上找不到大约1、2和3，因为 ILA 显示了“无时钟”。

他们尝试卸载并重新安装 Vivado/Xlinks。
但是、它没有得到改进、它们无法获得 cpll_locked 信号。

他们在 GTX_8b10b_rxtx.SV 中找到以下代码。
他们是否应该修改这些代码以与 CPLL 一起运行？
如何获得 cpll_locked 信号。

 //以下信号为虚拟信号并连接到0
 分配 qpll1_locked =｛NUM_QUADS｛1'b0｝｝；
 分配 cpll_locked =｛NUM_Lanes｛1'b0｝｝；
 分配 CDR_Locked =｛NUM_Lanes｛1'b0｝｝；

另外，他们还有另外一个问题。

 您是否有适用于 ADC09SJ800的 IBIS 模型？

我们无法在 TI.com 上找到它。

谢谢

穆克

您好、Mukuno-San、

是的、如果他们将 GTX 收发器从 QPLL 更改为 CPLL、则某些端口将发生变化、需要修改代码。 他们运行代码仿真(使用收发器)也很重要、以确保正确完成复位 FSM。 参考设计随附的 GTX_8b10b 文件针对 QPLL 进行编码、这就是其他锁定信号连接到"0"的原因。  

此外、如果 ILA 显示"无时钟"、则表示为该 ILA 生成时钟的逻辑不起作用。 这可能再次是因为它们已切换到 CPLL。

我将向 Neeraj 咨询 IBIS 模型的相关信息。

此致、

阿迈德

谢谢 Abe-San

您是否对 IBIS 模型有任何更新？

穆克

您好、Mukuno-San、

因为对话已脱机。 我要关闭这个帖子。  

此致、

Neeraj