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[参考译文] TI-JESD204-IP：连接至 FPGA XA7Z030FBV484

admin
Guru**** 2385200 points
Other Parts Discussed in Thread: TI-JESD204-IP, ADC09QJ1300EVM, ADC09SJ800
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1100791/ti-jesd204-ip-connection-to-fpga-xa7z030fbv484

器件型号：TI-JESD204-IP
主题中讨论的其他器件：ADC09QJ1300EVM、 ADC09SJ800

您好、专家、

我的客户正在尝试 使用 TI-JESD204-IP 将 ADC09QJ1300EVM 连接到 FPGA XA7Z030FBV484。

FPGA XA7Z030FBV484  如果小于6Gsps、则无法使用 QPLL。它们使用的是 CPLL 而不是 QPLL。

但是、如果使用 CPLL、 TI-JESD204-IP 不能正常工作。

(它们可以与 XC7Z030FFG676进行正常操作)

使用 CPLL 时 JESD204 IP 是否不工作？

谢谢

穆克

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    TI__Guru**** 2385200 points
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    您好、Mukuno-San、

    请帮我了解更多详细信息。 当您说 IP 不能正常工作时、这意味着什么？ 我列出了一些可能性：

    1>数据是否不正确？

    2> IP 是否释放通道？

    3> JESD IP 的 RX_SYNC_n 输出的值是什么？

    请告诉我客户是否已更新收发器文件以连接 CPLL 相关端口(而不是 QPLL)。


    此致、

    阿迈德

  • 0
    TI__Guru**** 2385200 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Abe-San、

    他们在 Xilinx 的工具上找不到大约1、2和3，因为 ILA 显示了“无时钟”。

    他们尝试卸载并重新安装 Vivado/Xlinks。
    但是、它没有得到改进、它们无法获得 cpll_locked 信号。

    他们在 GTX_8b10b_rxtx.SV 中找到以下代码。
    他们是否应该修改这些代码以与 CPLL 一起运行？
    如何获得 cpll_locked 信号。

     //以下信号为虚拟信号并连接到0
     分配 qpll1_locked =｛NUM_QUADS｛1'b0｝｝；
     分配 cpll_locked =｛NUM_Lanes｛1'b0｝｝；
     分配 CDR_Locked =｛NUM_Lanes｛1'b0｝｝；

    另外，他们还有另外一个问题。

     您是否有适用于 ADC09SJ800的 IBIS 模型？

    我们无法在 TI.com 上找到它。

    谢谢

    穆克

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    TI__Guru**** 2385200 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Mukuno-San、

    是的、如果他们将 GTX 收发器从 QPLL 更改为 CPLL、则某些端口将发生变化、需要修改代码。 他们运行代码仿真(使用收发器)也很重要、以确保正确完成复位 FSM。 参考设计随附的 GTX_8b10b 文件针对 QPLL 进行编码、这就是其他锁定信号连接到"0"的原因。  

    此外、如果 ILA 显示"无时钟"、则表示为该 ILA 生成时钟的逻辑不起作用。 这可能再次是因为它们已切换到 CPLL。

    我将向 Neeraj 咨询 IBIS 模型的相关信息。

    此致、

    阿迈德

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    TI__Guru**** 2385200 points
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    谢谢 Abe-San

    您是否对 IBIS 模型有任何更新？

    穆克

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    TI__Guru**** 2385200 points
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    您好、Mukuno-San、

    因为对话已脱机。 我要关闭这个帖子。  

    此致、

    Neeraj