[参考译文] ADS131M06：DRDY 格式和频率

您好、Robert、

我很想查看包含 DOUT 的逻辑分析仪快照。  NULL 命令的结果是什么？ 首次读取时、是否在下一次数据转换发生之前通过读取两次来清除 FIFO？

让我分解一下我看到的内容。 第一个屏幕截图显示、在 CS 引脚再次变为高电平之前、没有足够的 SCLK 周期来读取整个帧。 我假设您正在进行寄存器写入。 数据表显示、器件需要读取所有通道以完成帧。  

读取命令上的所有数据可确保"可预测的 DRDY 引脚行为"、如数据表中所示：

其余屏幕截图仅向我显示、正如您所说、信号完整性不是问题、因为我没有看到 DOUT 和 SPI 帧的任何其余部分。 我同意、如果您能够写回该值、那么您可能具有命令的格式和正确的计时。 但是、由于您选择不读取整个帧、因此您需要遵循"首次收集数据"、在这种情况下、您需要在下一次数据转换进入之前连续读取两次数据以清除 FIFO。

简而言之、我建议您决定清除 FIFO、然后查看 DRDY 行为、或显示您正在执行此操作的一些屏幕截图、我们通过查看逻辑分析仪屏幕截图和 NULL 命令的结果进行调试。

最棒的

Cole

数据应该有足够的 SCLK 周期。 屏幕截图根本没有显示它们的分辨率。 总共有24 8位字节。 我已验证它们是否发生。

我可以在中获取数据，我知道数据缓冲，但在该频率下，从*DRDY 根本无法保持。我确实在设置时钟和模式寄存器后执行同步，因此不应保留任何数据。 实际上，在第一个* DRDY 之前，我应该有4个 MS

我包括了分辨率更高的写入、以显示我正在执行的操作。写入正确。

问题仍然存在

1. 为什么我没有获得数据表中所说的固定宽度低脉冲？
2. 为什么我得到4kHz * DRDY 而不是250Hz？ (我可以理解 、如果缓冲区已填满、则两个接近零、然后是4ms 的间隔。 但这不是我看到的结果)。

第一个问题尤其困扰我、因为数据表指示脉冲宽度应仅为4 CLKIN 宽、仅为1/2us、远不及我看到的情况。

您好、Robert、

好的、听起来好像你得到了整个数据帧、而逻辑分析仪更适合显示这些类型的数据。 我仍然不确定为什么 CS 在每个 字节之间发布。 如果您有这些信息、我仍然希望看到它们

对于问题2、我们需要首先弄清这一点、其余的调试应该更容易。 我没有一个好的答案、就是为什么数据速率没有减慢并遵循 OSR 设置。 默认情况下为4kSPS、因此我们需要更好地了解一些关系。 让我与团队交谈、看看他们的想法。

对于问题1、 是否可以将 DRDY_FMT 切换回逻辑低电平而不是负脉冲作为短期调试步骤、以查看 DRDY 是否发挥相同的作用？ 此外、如果 我们将进入 FIFO 填充并导致"不可预知的 DRDY 行为"、我们很可能必须等到问题2解决。

此外、FIFO 上的小提示是、如果您连续遗漏了两个样本、所有数据都会被清除。 在这方面、它实际上并不是真正的 FIFO。

与往常一样、如果您以前没有看到过、这里有一些参考代码： http://www.ti.com/lit/zip/sbac254 

最棒的

Cole

CS 不会在字节之间释放、您只会在第一张图片中看到别名、因为时间帧是压缩的。 我将获得几个照片来展示它、但在前6个字节之后、它会变得相当重复。

默认格式*DRDY 的行为方式相同。 我切换了格式、因为*当数据准备就绪时* DRDY 行为将为低电平、正如我了解数据表时所知、我希望切换到能够保证(至少某种程度上)转换速率的内容。

我还将在同步后立即获取行为快照。 我有三个运行的转换器、因此我也将集中精力处理单个转换器。

您好、Robert、

如果数据 看起来没有复制和粘贴(即真实通道数据)、则无需抓取它们。

此时、我认为我们需要重新验证您的主要步骤。 我认为：

• 写入和读取配置寄存器
• 同步以清除 FIFO
• 发送 NULL 或一些命令来读取数据

是适用于您的应用的一组好步骤。 话虽如此、我们需要验证每个步骤、因为波形和过程似乎相互矛盾。

让我们从读取和写入开始、您能否读取 ID (reg：0x0)并查看示波器(或逻辑分析仪)上的响应是什么？ 这将测试读取。

对于写入、您能否 读取状态寄存器并确保复位(位[10])为0b1、将0b0写入模式的复位位位位(位[10])、最后再次读取状态以确保复位位 翻转为 0b0？

对于 SYNC、我希望在示波器捕捉上看到 CLK、SYNC、DRDY 和 DOUT、以确保时序处于 SYNC 但不处于复位标准范围内。

为了读取数据、我希望看到 CH0_CFG MUX 发生更改、将输入短接在一起、然后读取输出。 注意到增益和 VREF 后、我们应该能够检查失调电压、看看失调电压是否在器件规格范围内。  

我知道这是一种乏味的行为、但我们正处于这种行为毫无意义的阶段、但我们需要验证我们的假设。

最棒的

Cole

Cole、很抱歉耽误你的时间。 我得到了一些测量值。 从同步脉冲的脉冲宽度开始、我的目的是查看紧随其后的时序、它显示了一些有趣的东西。 我专门将其简化为单个 A/D、以减少所涉及的变量。

首先是同步脉冲

您可以看到、它略高于1uS。 在展开该视图时、我发现了以下内容

第一个* DRDY 脉冲按预期在同步后4 ms 到达、然后在18次转换中每4 ms 到达一次、然后在长时间内下降为低电平。 然后它将以4kHz 的频率恢复。

IC 似乎正在复位。 对来源有什么建议？ 我将检查此电路板和另一电路板上的其他 IC、以查看行为是否不同或一致。

Robert

您好、Robert、

这是一个有趣的发现。 同步看起来是正确的、但似乎在 SPI 线路开始释放时行为立即开始。 如果您可以在 DVDD 引脚和 AVDD 引脚处进行探测、以确保电源轨稳定、我对此感兴趣。 与第一个 SPI 线路转换一致的行为是可疑的。

在 ADC 上实现复位的唯一实际方法是通过引脚、这似乎不是；通过复位命令；或上电复位(POR)。 在3个中、POR 看起来很可能。 还有一个 SPI 超时和复位、用于通信、而不是器件本身、但您需要等待4ms、因此我发现这种情况不太可能发生。

最棒的

Cole

编辑：澄清了 SPI