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器件型号：ADC12DJ5200RF 主题中讨论的其他器件：ADC12DJ3200
第一
我们使用 ADC12DJ5200作为 ADC12DJ3200的直接替代产品、因为我们喜欢以更高的速率或 FS 运行。
2
我们当前的 FPGA 项目位于 JMODE0/2、Fs = 1600MHz、Fbit = 6400Mbps。 rxlink_clk = 160MHz (或6400/40)
FPGA 项目源自 TI Arria10 + ADC12DJ3200 JMODE0设计固件 - SLAC748.ZIP
3号
我的 ADC12DJ5200可与当前 FPGA 项目配合使用、因此对 JMODE0/2没有疑问。
4.
但是、在更改为 JMODE5/7后、我无法建立链路或使器件对齐。
其中 Fbit = 6400Mbps、Fs = 2560MHz、R = 2.5。 rxlin_clk = 160MHz、因为 Fbit 是相同的。
他们是对的吗？
5号
对于 FPGA IP 内核、我更改了 F = 1、S = 4、N= N'= 8和 K = 20、而 L 和 M 保持不变。
我是否错过了任何内容？
6号
显然、IP 内核配置的 L 和 M 定义与 ADC 数据表中的定义不同。
Arria10 + ADC12DJ3200 JMODE0设计固件中 FPGA IP 内核配置的 L = 8和 M = 2
它用于 JMODE0/2。
因此、我想知道对于 JMODE 5/7和 JMODE11、L、M、K、F、S 等的正确值是多少。
希望尽快收到您的回复。 非常感谢。
