[参考译文] 抖动清除器以及选择时钟源位置的应用

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

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时钟问题单独提出

1.我是否确实需要用于 JESD ADC 的抖动清除器？如果是的话，低于1GHz 的 ADC 是否需要它们？请建议一个

2.如果我在 ADC 板上生成时钟并将其提供给 FMC，那么理想的时钟控制机制是什么？

或者我应该从 FMC 获取 CLK 并将其提供给 ADC 吗？

FPGA 端的编程器可以通过任何方式根据通过 ADS5407的 DATCLK 引脚接收的输入对数据进行采样

这将是由本地生成的 FMC 或 CLK 驱动的 CLK 的更好选项

建议为 ADC ADS5407的输入使用 TI 时钟源

0 admin 2 年多前

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Shyam、您好！

我将把这一信息发送给时钟团队、以便提出建议。

Thx、

Rob

0 admin 2 年多前

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Shyam、您好！

不需要。当基准噪声很大且希望输出干净时、需要使用抖动消除器。关于 JESD ADC 时钟要求、您需要一个 JESD 时钟生成器、该时钟生成器件时钟以及 SYSREF 输出。时钟器件可根据要求在抖动清除器模式或正常时钟生成模式下使用。

对于非 JESD ADC、您不需要 JESD 时钟输出、但可以根据参考输入和抖动要求选择抖动清除器。

通常情况下、ADC 卡上的时钟应该正常、因为它可以通过 FMC 从 FPGA 获得编程控制、FPGA 可以从 ADC 获取 DATCLK。

谢谢！

此致、

Ajeet Pal

数据转换器（参考译文帖）(Read Only)