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器件型号：ADC3660 需要帮助
我们已经制作了一个具有 FMC 连接的8 x ADC3600电路板、该电路板连接到 Xilinx AC701
第一个 ADC3660具有 FCLK、另有7个仅为数据
当我从第一个 ADC3660中获取数据时、它看起来很好
另一个 ADC3660返回良好数据、但仅在错误读取数据后返回。 即、在 HSDC 专业版的数据流中-如果我使用4个通道、其中2个通道将是垃圾、2个通道将是好的(2个通道模式=只是垃圾、但对于第一个使用 FCLK 的 ad3660来说还可以) i
Xilinx 构建
我的问题是、现在我想同时从所有 ADC 读取数据。
示例构建在 ADC IF IP 块中有一个 ADC_L 选项。 这可以正常构建、但我无法正确看到数据、而且它会产生小的时序误差。
数据似乎没有正确写入 Bram。
我 还‘S了“同步”选项，但这似乎不起任何作用。 如何将芯片同步在一起？
此外：
在时钟上、数据表显示共模电压为0.9、但交流耦合时、共模电压为1.1–这与 EVM 板相同。 我承认它看起来很高兴。
非常感谢
