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器件型号：ADC128S102 您好！
你好。 我有一位客户正在使用 ADC128S102。 请查看下面他的查询以供您参考。 非常感谢。
我正在处理 FPGA 代码、以从 ADC128S102器件读取信号。 数据表中提到"当 CS 处于高电平时、ADC 的 DOUT 引脚处于高阻抗状态、当 CS 处于低电平时、该引脚处于活动状态"。
DOUT 引脚在高阻抗状态下是逻辑高电平还是逻辑低电平？ 我是否可以假设 DOUT 引脚在 CS 处于高电平时始终为逻辑高电平、在 CS 处于低电平时在跟踪状态之前始终为逻辑低电平？
此致、
Ray Vincent
