[参考译文] DAC38J84EVM：DAC PLL 失锁

Shuai、

您可能由于分配错误而遇到错误的串行器/解串器通道(#6)、或者 FPGA 出现时序问题(因为您看到 FIFO 错误)。  根据您显示的设置、FPGA 正在接收307.2MHz 参考时钟。 确保这是固件所需的内容。 如果通道6可能存在问题、请尝试使用附加文件中所示的4通道方法。 您还可以尝试原始的8通道模式、但 SerDes 速率降低、以查看这是否有用。 附加文件中也显示了此模式。

此致、

Jim

e2e.ti.com/.../DAC38J84_5F00_LMF_5F00_4421.pptx 

尊敬的 Jim

我已经重新定时了程序、确保程序中没有时序问题。
 现在通道6可能的问题不再存在、但是 DAC PLL 仍然没有锁定、FIFO 读取错误和 FIFO 读取空仍然打开。

我现在应该检查什么？(抱歉、这些问题)

非常感谢

您未使用 DAC PLL、因此这是正常情况。 我认为 FPGA 存在问题、您应该联系 Xilinx 寻求帮助。 如果您使用 Chipscope、您应该会看到 FPGA 在 CGS 完成且 SYNC 保持高电平后发送有效数据。 仔细检查 FPGA JESD 参数、并确保它们与 DAC 参数匹配。 您的 FPGA 需要 DAC EVM 的两个时钟(内核时钟和参考时钟)还是一个时钟？

最大 SYSREF =数据速率/(K * N)、其中 N 是任何整数。 在您的设置中、最大 SYSREF 可以是61.44MHz。 请尝试一下。

抱歉、、如何  单独更改 SYSREF？在我的设置中、REFCLK 和 SYSRref 来自 DCLKOUT0和 SDCLKOUT1。 我认为 REFCLK 为307.2MHz、sysref 也为307.2MHz、因为 在时钟输出页面中、CLK0和1由一个分频器控制。
实际上、我不太确定如何调节频率。

我已经尝试了4421 configuration.seems、报警仍然打开。

最可能的问题是什么、程序或 FPGA、或者我应该确保什么？

谢谢

FPGA。

SDCLK 使用 SYSREF 和 SYNC 选项卡上显示的 SYSREF 分频器。 默认分频器应该有160 (请参阅随附的)。 这将创建15.36MHz 的 SYSREF 频率、适合您的设置。

e2e.ti.com/.../4405.SYSREF.pptx

Shuai、

下面是一个使用 TI JESD IP 的示例项目。

此致、

Jim

e2e.ti.com/.../TI_5F00_JESD204_5F00_IP_5F00_KCU105_5F00_DAC38J84_5F00_841.zip 

Jim

感谢您的善意帮助。现在我将尝试在另一个 FPGA 板上工作。

我想将 FPGA 编程为 DDS 作为 DAC 输入数据的源 (而不是简单地从 DDR 读取数据)、并使用 PC 快速调整信号的频率和相位。此外、 我希望对几个 DDS 数字信号进行汇总、以合成新的波形。
好处是 PC 中的数据可以简化为几个控制命令。

我认为 TSW14J56EVM 是一个很好的起点、它有8个通道和 USB 3.0端口。 能否重新编程和修改 TSW14J56EVM 以满足我的需求？ 如果可能、我是否仍可以 使用 TI-JESD204-IP 或仅修改源代码(FPGA 中是否有足够的逻辑门源来添加我的设计？)？ 我对 在 TSW14J56EVM 和 DAC 38j84之间建立 jesd204b 链路的难度有点担心。

希望听取您 的意见和建议。

此致、

Shuai