[参考译文] DAC38J82：在降低通道速率后、DAC SYNC 无效

大家好、我有几个问题：

您能否添加有关 DAC 工作模式的更多详细信息？ 具体而言、是采样率和内插。 我很困惑 DAC 是如何在82121模式下以10Gbps 的串行器/解串器运行的、因为它不应该是那么高。 根据我所能知、数据速率已降至原始频率的60%、但 sysref 已更改为原始频率的80%。 这是需要的吗？ 掌握额外的详细信息将有助于更好地回答问题。

此致、Chase Wood

你好 Chase、

它是42111。 FPGA JESD TX 具有8个通道、但通道0-4或通道5-7的控制_SEL 上的数据输出到4个通道。 因此、只有1个 DAC 通道具有输出。

电流插值为8倍。  

10Gbps 是 Xilinx JESD TX 配置上的线速率、可产生250MHz JESD TX 内核时钟、从而为我们的系统提供最大250Msymbol/s 的速率。 使用 8PSK 和9/10 FEC 时、DAC 的实际吞吐量为~660Mbps。 在 DAC 侧、它配置为全速率、具有5xMPY。

现在我们需要将符号速率降低到150或175，因此 JESD TX 的通道速率更改为6Gbps 或6.8Gbps。 我们开始使用150Msymbol/s 的测试、即150Mhz 时的 JESD TX 内核时钟。  

在当前250Msymbol/s 的工作系统中、DAC 和 FPGA JESD TX 在250MHz 下具有相同的 REFCLK、在7.8125Mhz 下具有相同的 Sysref。 现在、我们尝试了以下 REFCLK 和 sysref 配置、但很不幸。

1) 1) DAC REFCLK 为250MHz、FPGA JESDTX REFCLK 为150Mhz、Sysref 为6.25Mhz

2) 2) DAC REFCLK 为150Mhz、FPGA JESD Tx REFCLK 为150Mhz、Sysref 为6.25Mhz

谢谢！！

你好 Chase、

还有一件事需要补充。

仅在将 FPGA JESD TX 重新配置为6Gbps 线路速率(150Mhz 内核/参考时钟)后。 并且不会更改任何其他内容、即将 DAC 和 FPGA JESD TX 的实际差分时钟输入保持在250MHz、将 sysref 保持在7.8125Mhz、并保持相同的 DAC 设置。 它仍然适用于在1.2GHz、8PSK 星座、250MSymbol/s 条件下在 UXA 中心 F 上捕获的经验证的波形

感谢您添加了详细信息。 我将在下周早些时候在我们的 EVM 硬件上匹配您的配置、并将告诉您我发现的内容。

此致、Chase

是的。 串行器/解串器速率为2.5Gbps、数据速率为250MHz。  

10Gbps 线路速率是 L=8的 Xilinx FPGA JESD TX PHY 配置。 但正如我之前提到的、数据仅映射到4个通道。  

FPGA 配置需要与 DAC 配置相匹配、因此您必须重新配置 Xilinx IP、使其通道速率达到2.5Gbps

由于这是一种传统设计、因此该器件有点令人困惑。 如前所述、使用10Gbps 线路速率 FPGA JESD TX 配置在 UXA 上验证系统。 (8PSK 星座和250MS/s)。 由于它输出到4个通道、这是否会产生2.5Gbps 通道速率？  这是 FPGA JESD204 PHY snip

10Gbps (即线速率)是我们所说的 xcvr 总吞吐量、即线速率乘以活动通道数(2.5Gbps * 4通道= 10Gbps 总吞吐量)。 线速率指的是每个单独通道上的数据速率。

很棒！ 这也是我的想法。 因此、为了适应150MS/s 的较低符号速率、我们需要将通道速率从2.5Gbps 降低到1.5Gbps。 但这使得串行器/解串器 PLL 输出频率超出1.5625-3.125Ghz 范围。 那么、这是否意味着我们需要将速率从全速率更改为半速率、以便 Serdes PLL 频率为3GHz？ 如果您可以共享1.5Gbps 通道速率的 DAC 寄存器配置、那就太棒了！

非常感谢！

我并不能完全确定更高和更低串行器/解串器速率之间的所有变化、但明天早上我会尝试向您提供寄存器序列。 敬请期待！

谢谢 Chase！

我会尝试一下并告诉您。

你好 Chase、  

随附的配置文件 sequence.cfg 是否适用于2.5Gbps 的通道速率？

这是1.5Gbps 串行器/解串器的序列。 数据速率为150MSPS、DAC 时钟为1200MSPS。