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器件型号：DAC8562 您好！
我刚刚遇到了在同步模式下使用上述 DAC 时出现的意外行为(请参阅附加文件)。
在数据表中、它被描述如下："在同步模式中、数据更新在第24个 SCLK 周期的下降边沿发生"。 在本例中、数据更新会导致上升沿延迟2us、下降沿响应几乎为瞬时。
是否需要此行为？ 在数据表中、我没有找到任何有关传播延迟的其他信息。 我当前使用0x380001和0x200003设置 DAC。
然后 使用0x18XXXX 发送数据、其中 XXXX 包含数据。
已显示其他测试、延迟视数据而定：
0x0000->0x8000需要2us、直到输出的变化被识别
0x0001->0x8000需要2us 才能识别输出的变化
0x0010->0x8000需要2us 才能识别输出的变化
0x0100->0x8000需要1us、直到输出的变化被识别
