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[参考译文] DAC39J82：DAC39J82和 LMK04832设计评论反馈

admin
Guru**** 2378650 points
Other Parts Discussed in Thread: LMK04832, DAC39J82EVM
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1034426/dac39j82-dac39j82-and-lmk04832-design-review-feedback

器件型号：DAC39J82
主题中讨论的其他器件：LMK04832、

e2e.ti.com/.../7776.DAC_5F00_LMK_5F00_Schematic.pdf

您好！

我们已使用器件型号为 DAC39J82IAV 的3个 TI DAC 生成模拟输出。 LMK04832NKDT 用于生成 JESD204B 时钟和采样时钟。
原理图部分已随附、请提供设计的审阅反馈。

设计使用详细信息：

  1. 所有 DACCLKP/N -交流耦合、LVPECL、2520MHz
  2. 所有 SYSREFP/N -根据通道速率和系统时钟频率设置、用于直流耦合的交流耦合选项、LVPECL (交流耦合) LCPECL (直流耦合)、<20MHz
  3. DAC WB、NB 模拟输出(U31)- OUTAP/N：407.5±30MHz、IOUTDP/N：70MHz±2.5MHz、
  4. DAC LO 1模拟输出(U32)- OUTAP/N：223.5 - 311.4MHz
  5. DAC 3模拟输出(U53)- OUTAP/N：405±37.5MHz
  6. 1 - 360MHz 的 LMK 时钟
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    TI__Guru**** 2378650 points
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    阿伦库马尔

    表23：

    1. 将原理图发送到高速时钟论坛、以便他们查看 LMK04832电路。
    2. 不确定用于 CLKOUT0的终端。
    3. 可能需要使用数据表图24中所示的单端输入时钟电路来减少器件数。

    表25：

    1. 建议向 SYNC_N_AB 添加测试点、以便监控 JESD 同步信号状态。 在初始启动过程中处理链路问题时会处理。
    2. 为 ATEST 和 AMUX0、1添加测试点。
    3. 向 JTAG 引脚添加测试点。 这将使您能够执行 Eyescan、读取模式验证错误并对内部电压和电流进行实时监控。  这需要将这些信号连接到运行 IEEE 1500指令集的 PC。 有关这方面的更多详细信息、请参阅数据表。
    4. 由于所选的布线、CHD 与 CHA 相比将出现180度异相。 如果需要、可以在软件中反转输出以纠正这种情况。

    表26：

    1. 建议移除 R16、R17和 R18、以实现更厚的电源平面布线。 使用电阻器将强制您对平面布线进行扼流。 对表28和30执行此操作。

    其他一切看起来都很好。 此设计是否使用 LDO 或开关来提供 DAC 电源？   

    此致、

    Jim

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    TI__Guru**** 2378650 points
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    您好、Jim、

    感谢您的宝贵建议。

    我们已使用 LDO 生成 3.3V 、 1.8V 和 1V   电压(请参阅 上述随附的原理图)。  也是 一个1V 输出开关稳压  器、用于为 VDDDIG09引脚供电。

    开关稳压器规格：

    开关频率：500kHz

    峰峰值纹波电压：2.39mV  

    此致、

    Arun

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    TI__Guru**** 2378650 points
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    请查找随附的原理图、其中 DAC RX 引脚与 e2e.ti.com/.../PL_5F00_MGT_5F00_JESD204B.pdfGTH组的 Xilinx Ultrascale Plus、MPSoC 相连接。

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    TI__Guru**** 2378650 points
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    e2e.ti.com/.../2654.PL_5F00_MGT_5F00_JESD204B.pdf

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    TI__Guru**** 2378650 points
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    您发送的任何原理图中均未显示电源。

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    TI__Guru**** 2378650 points
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    您好、Jim、

    我没有分享、因为我们使用模拟器件电源为 DAC 供电。 您还想看看吗？

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    TI__Guru**** 2378650 points
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    阿伦库马尔

    不,谢谢。 我认为您提到的内容应该可以。 只要单个 DAC 使用的四通道能够按照 Xilinx 数据表共享相同的参考时钟、FPGA 的连接就看起来很好。  

    此致、

    Jim

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    TI__Guru**** 2378650 points
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    您好、Jim、

    感谢您的回答。

    从 DAC EVAL 板上取下来

    微型 电路变压器： JTX-2-10TA+、参考设计：T1
    1. 数据表中提到的75欧姆电阻的意义是什么？ (在我们的设计中、我们使用了50欧姆)
    2. 相对于50欧姆的负载阻抗、75欧姆电阻对上述电路中引脚1和3之间的阻抗变换有何影响？
    3. 在 DAC 和 T1之间而非在 T1和 SMA 连接器之间放置射频线路变压器(T2)是否有任何优势？
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    TI__Guru**** 2378650 points
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    阿伦库马尔

    平衡-非平衡变压器或变压器的阻抗不是很重要、您始终可以根据需要重新匹配阻抗、以使电路正常工作。

    第二个平衡-非平衡变压器/变压器用于帮助平衡第一个平衡-非平衡变压器/变压器的相位、以控制较高频率下的偶次阶失真。 平衡-非平衡变压器还用于最大程度地减小共模电流。 我认为，如果你更换这两个部件的顺序，这是不可能实现的。

    根据您的应用、甚至可能不需要平衡-非平衡变压器。  

    此致、

    Jim

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    TI__Guru**** 2378650 points
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    您好、Jim、

    JESD204B 子1通道的差分对之间的偏差似乎可以得到处理、因此指南中介绍了不需要进行长度匹配的情况。 如何确定偏斜上限？ 您能指向一个文档，在这里对它进行解释吗？  

    谢谢、

    阿伦库马尔

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    阿伦库马尔

    对于串行器/解串器接口、通道间偏差是相当高的耐受性。  JESD204B 规范要求3*SU (偏移单元)，其中偏移单元为“max (UI，320psec)”，并且仅向 PCB 分配1*SU。  这里的 UI 是串行位的单位间隔。  对于12.5Gb/s 操作、UI=80psec、因此偏斜将受到320psec 限制的限制。  对于传播延迟约为160psec/英寸的 FR-4 PCB、因此20mil 仅为3psec。  

     DAC 使用的 RBD 值控制使用的弹性缓冲器的数量。 数字越大、可以缓冲以吸收偏差的数据就越多、但延迟就越长。 如果该值设置为低电平、则缓冲可能不足以吸收通道间的偏差。  

     K = 32的最大值。 RBD 的最大值为 K-1 = 31。 有关如何由该缓冲区吸收偏差的更多信息，请参见附加文件。 有关 RBD 信息、请参阅数据表的表105。

    此致、

    Jim

    e2e.ti.com/.../1805.Achieving-Deterministic-Latency-in-a-JESD204B-Link.pptx

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    Jim、

    是否可以共享 EVM 的板级配置文件？ (.brd、Allegro 格式)

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    阿伦库马尔

    您可以通过以下链接下载设计文件。

    此致、

    Jim

    tidrive.ext.ti.com/.../7f6becef-0861-4ff0-af40-c5be7a3b7743

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    您好！

    您能否分享使用的 PCB 实际堆叠？

    这是为了通过估算布线宽度来了解从 DAC 到 SMA 连接器的布线阻抗布线。 布局文件中的堆叠与使用的布线宽度无关。

    谢谢、

    阿伦库马尔

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    阿伦库马尔

    文件已附加。 完整设计可从 TI 网站上的 DAC39J82EVM 产品文件夹中下载。

    此致、

    Jim

      

    e2e.ti.com/.../DAC3XJ8XEVM_2D00_LYR_5F00_D.pdf

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    您好！

    提到 pdf 或布局中的堆栈仅供参考。 如果我在堆叠编辑器中使用堆叠并比较 EVM 板布线宽度、则阻抗不匹配。 如果可能、请共享提供给制造作业的堆栈文件、这是正确的文件。

    上述 snip 中的布局使用了什么路由策略？

    平衡-非平衡变压器前后的布线宽度为19mil、直至 DAC 输出为9mil。 它是否像100欧姆差分转50欧姆单端转换？  

    谢谢

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    TI__Guru**** 2378650 points
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    阿伦库马尔

    请参阅随附的、了解此电路板上使用的供应商堆叠。 对于您的另一个问题、19密耳布线在50欧姆单端松耦合、9密耳布线为100欧姆差分耦合布线。

    此致、

    Jim

     

    e2e.ti.com/.../DAC3XJ8XEVM_2D00_FAB_5F00_D.zip