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[参考译文] ADS1271:有关 ADS1271延迟的问题。

Guru**** 2380860 points
Other Parts Discussed in Thread: ADS1271, ADS127L01
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/977965/ads1271-questions-about-ads1271-latency

器件型号:ADS1271
主题中讨论的其他器件: ADS127L01

 大家好、

 我的一位客户正在为其下一个产品评估 ADS1271。

 我对 ADS1271延迟有几个问题。 请告诉我您的回复。

 问题1. 客户发现 ADS1271转换后的数字数据 从 相应的模拟输入延迟约5ms。

       我知道延迟是由器件延迟引起的。

      此外、它们还在高速模式(MODE 引脚= L)和 CLK = 2.5MHz 下使用该器件。 但 我想了解以下内容。

      如何计算此器件的延迟?

       是否可以使用"群延迟"参数?  

      如果是、延迟38/(2.5M/256)= 3.9ms (典型值)?

 问题2. 延迟是否 由模拟输入信号振幅和频率变化?

 问题3.  为 ADS1271设置最小延迟的方法是什么。

      是否 仅将 器件设置为高速模式(MODE 引脚= L)?  

 非常感谢您的答复。

 此致、

 Kazuya。

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    您好 Kazuya、

    问题1.

    延迟(或稳定时间)以数据速率周期数表示。  对于高速模式,这等于76*Tdata。

    延迟= 76*(256/2.5M)= 7.7824mS。

    群延迟指定阶跃输入上达到最终值约50%的时间。  您可以通过参考数据表中的图62来估算其他值。  5ms 时、输出稳定至最终值的99%。

    问题2.

    否、这是由数字滤波器架构固定的、不会随输入信号振幅或输入频率而变化。  它确实取决于主 CLK 频率/周期。

    问题3.

    为了最大程度地减小延迟、您需要最大程度地提高输出数据速率。  选择高速模式并以27MHz 的最大 CLK 频率运行。

    如果客户需要更低的延迟、请建议使用具有更快趋稳滤波器选项的 ADS127L01。

    此致、
    Keith Nicholas
    精密 ADC 应用

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     您好、Keith、

     非常感谢您的回复。

     下面我可以再问一个问题吗?

     问:客户希望 使用2.5MHz 时钟作为 CLK (主时钟)。

          对于 ADS127L01、2.5MHz CLK 的最小延迟是多少?

          与 ADS1271 延迟相比、降低了多少百分比?

     可以给我答复吗?

     再次感谢、致以诚挚的问候、

     Kazuya。    

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    您好 Kazuya、

    使用 ADS127L01和 OSR=32设置上的低延迟滤波器选项、最小延迟为:

    延迟(稳定时间)= 5*32*(1/Fclk)= 160*1/2.5M = 64uS。

    由于 ADS1271没有低延迟滤波器选项、因此其延迟将高得多:

    延迟(稳定时间)= 76*(256/2.5M)= 7.7824mS。

    (1-64uS/7782.4uS)*100 =与 ADS1271相比,延迟降低99.2%。

    此致、
    Keith

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     您好、Keith、

     非常感谢您的回复。

     对客户和我都很有帮助。

     再次感谢、致以诚挚的问候、

     Kazuya。