[参考译文] ADC12DJ5200RF：ADC 多芯片同步

尊敬的 Ayesha：

我还在想这一点、您能在两个 ADC 处检查采样时钟和 Sysref 时钟的时间校准吗？

这些是在每个下电上电后同相的吗？

获取5200RF ADC 和 LMX04828的方框图以及 SPI reg 写入也会有所帮助。

此致、

Rob

尊敬的 Rob：

感谢您的回答。

请找到所附的 ADC 时钟树以及 PLL 和 ADC 寄存器设置。

我们已经检查了两个 ADC 之间 的 SYSREF 计时、这两个 ADC 在每个功率周期都是恒定的。 很难检查 ADC 的采样时钟和 SYSREF 之间的相位、因为这是一种 FMC 设计、我们无法探测采样时钟。 但是、它们保持同相是很重要的吗？ 我们假设、即使采样时钟和 SYSREF 在每个功率周期都异相、ADC 的自动 SYSREF 校准功能也会与 SYSREF 的时钟对齐。 请确认我们的理解是否正确。  

此外、我们不确定执行自动 SYSREF 校准的步骤。

我们还观察到、对于这两个 ADC、来自 FPGA 的 SYNCSEn 信号在 JESD IP 内核中的不同时间间隔内变为高电平。 但是、在当前设计中、我们将信号通过 FPGA 并在 FPGA 中门。 与门输出被分配给两个 ADC。  

此致、

Ayeshae2e.ti.com/.../Clock_5F00_Design.7z

尊敬的 Ayesha：

我想我需要重新确认、如果写得不清楚、很抱歉让人困惑。

采样时钟还是两个 ADC 同相、两个 ADC 的 sysref 时钟是否同相？ 它们需要。

请在最近的组件处进行探测...以获取样片时钟以检查此情况。

采样时钟和 sysref clk 不需要相互同相、这似乎是您所回答的。 我再次对这种混乱表示歉意。

无需使用自动 sysref 校准、而是使用 sysref 窗口功能、该寄存器称为 SYSREF_SEL。 使用此和编程、这是两个 ADC 的有效值并读取 SYSREF_POS 寄存器、所有1无效、0有效、然后选择一个位置并将该值写入 SYSREF_SEL 寄存器、以满足设置和保持时间要求。

此外，您能否从上面进一步澄清这一说法？...通过这一点，在两个 ADC 之间捕获的数据的相位在每个电源周期都有所不同

这是否意味着数据在从数据采集到数据采集的两个 ADC 之间处于同相状态、但当您对两个 ADC 中的任何一个进行下电上电时、它们在捕获数据时现在处于异相状态？

如果仍有问题、请告诉我、我们可以设置呼叫。

此致、

Rob

尊敬的 Rob：

我们正在开发基于 Zynq RFSoC 的板、用于64通道 ADC 采样。 同样、我们使用4个 RFSoC 板、每个板都带有 LMK04828 CLK 合成器。

所有 LMKs 的 CLKIN 均来自单个振荡器源。

由于我们需要以尽可能低的相位延迟对所有 ADC 通道进行采样，那么您能告诉我们如何同步多个 LMK04828吗？

如果可能、请分享您的电子邮件 ID、以便我们可以详细讨论。