[参考译文] ADC12DJ3200：JESD 冲击至 CGS、SYNC 引脚不变为高电平。

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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/968340/adc12dj3200-jesd-struck-at-cgs-sync-pin-not-going-high

器件型号：ADC12DJ3200
主题中讨论的其他器件： LMK04828、 LMX2592

您好！

我们使用的 ADC12DJ3200在 JMODE 5下以5GSPS 的速率运行。我们以6.25Gbps x 8通道的速率运行 SerDes。

从 LMK04828生成的 FPGA 的 Sysref (19.53125MHz)和 Dclk (156.25MHz)以及从 LMX2592生成的 ADC 采样时钟(2.5GHz)。

ADC sysref 也可通过 LMK04828 (19.53125MHz)针对 F=1和 K=32生成。 FPGA 和 ADC 均采用相同的设置运行。

我们已经监控了 FPGA 的 dclk 和 sysref、我们正在 LVDS 中运行、并在 FPGA 规格内进行接收。

ADC 的 sysref 时钟与 LMK04828的 LVPECL (1600)搭配使用、电路与 ADC 评估板 HSP001类似。

我们能够读取和写入 ADC。 ADC 调试状态寄存器读取0x1C。 ADC 似乎响应正常。但同步是低电平。

我们使用的是 PHY + JESP IP、FPGA 端接收一些垃圾数据、而不是0xBC。

请帮助、我们在这个阶段感到惊讶。

此致、

Rajesh Khanna

4 年多前

0 admin 4 年多前

TI__Guru**** 2416460 points

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您好！

请查找 FPGA 映射。

注：

将 RX4交换到 RX7、在 PHY 中通过 rxpolarity 寄存器进行处理。 (0xF0)。

此致、

Rajesh Khanna。

0 admin 4 年多前

TI__Guru**** 2416460 points

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我们将为您进行研究。时钟可能是问题所在。 -RJH

0 admin 4 年多前

TI__Guru**** 2416460 points

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Rajesh、

ADC 输入时钟的时钟速率是多少？对于您的设置、该频率应为2.5GHz。当 SYNC 为低电平时、您是否在任何通道上看到0xBCBC？您能否发送 ADC 寄存器设置。

此致、

Jim

0 admin 4 年多前

TI__Guru**** 2416460 points

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您好、Jim、

在通过各种帖子进行一些调试后、我们发现来自 LMK 的时钟不稳定。使时钟稳定之后。

我们能够通过 JESD 初始化。 LMX 的 ADC 输入时钟为2.5GHz。

现在、我们将发现随机故障、例如 JESD 成功初始化、而另一种是发生故障。

我们会执行以下操作。

1.复位时的 JESD RX 内核。

2.配置 LMK。

3.配置 LMX。

4.配置 ADC。

5.配置 JESD RX 内核。

6.生成 Sysref

7.释放 JESD Rx 内核复位。

8.等待延迟(100ms)

9.检查0x38中的状态。

如果未建立 JESD 链路、我们如何重新建立链路。

e2e.ti.com/.../adc_5F00_cfg.txt

此致、

Rajesh Khanna。

0 admin 4 年多前

TI__Guru**** 2416460 points

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Rajesh、

为什么读取寄存器0x38以了解状态？这是内部参考 BG_Bypass 寄存器。此处未找到状态。同步的状态是什么？是切换还是一直处于低电平？这需要由 FPGA 驱动为低电平以启动链路配置。尝试禁用 sysref 接收器电路(将地址0x29设置为0x00)。

同时尝试使用计时调整寄存器的默认值。您能否发送显示 ADC、LMK 和 LMX 的原理图部分？

此致、

Jim

0 admin 4 年多前

TI__Guru**** 2416460 points

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您好、Jim、

抱歉、它是 Xilinx JESD IP 寄存器中的0x38。而我们还在 ADC 寄存器中读取0x208。在评估板中、我们将获得0x7C。

我们的董事会有时也在工作、但大多数时候都被 CGS 击中。

不工作时的 SYNC 被压至零、ADC JESD 状态(0x208)寄存器读数为0x1C。

DCLKOUT2P/2N 和 SDCLKOUT3P/3N 连接到 FPGA 时、长度与 LVDS 匹配(240欧姆为 DNP)。

SDCLKOUT_13P/13N 连接到用于 SYSREF 的 ADC (具有0.1 μ F 串联耦合电容器的240欧姆电阻、以 lmk 在 LVPECL1600上运行)

此致、

Rajesh Khanna。

0 admin 4 年多前

TI__Guru**** 2416460 points

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您好、Rajesh、

我建议您降低采样时钟频率(可能是因数2)、看看您是否仍然看到同样的不稳定行为。如果系统稳定为较低的采样频率(因此串行器/解串器速度较低)。这意味着数据完整性问题。您是否还尝试过 PRBS 模式等测试模式？

此致、

Neeraj

0 admin 4 年多前

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您好！

我降低了速度并进行了检查。我们也遇到了同样的问题。

我们已经从 ADC 监控了 SERDES 数据，我们能够清楚地看到字符。

对于低速和高速、使用高速示波器时信号不会下降。

我们还验证了器件时钟和 FPGA 的参考频率、它们也是稳定的。

此致、
Rajesh Khanna。

0 admin 4 年多前

TI__Guru**** 2416460 points

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您好、Rajesh、

有一个选项可以使用使 JESD 初始化在没有 syncse 信号的情况下完成。此过程是手动的、但值得尝试。

1、将0x00的值写入寄存器地址0x200。这将禁用 JESD 块

2.将0x0A 的值写入寄存器地址0x204。这将忽略 SYNCSE 引脚的状态

3.将0x00的值写入寄存器地址0x203。这将类似于将 SYNCSE 引脚拉至低电平、ADC 将开始发送 BC 滤波器。

4.复位并释放 FPGA 侧的 IP。 (FPGA 将使 syncse 信号拉低、并预计 BC 将会出现。由于 ADC 已经在发送 BC 字符、FPGA 可以锁定到 IT 并接收数据)

5.将0x01的值写入寄存器地址0x203。这将类似于将 SYNCSE 引脚拉高、ADC 将开始发送数据。

请查看此过程是否对您有效。如果这种情况有效、我的意思是 SYNCSE 信号未正确路由、SYNCSE 信号不符合建议的电压电平、或者可能是在 FPGA 侧反转了同步信号。

此致、

Neeraj

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