请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：DAC5674 你(们)好，先生
我们使用的是 DAC 5674、它与 Virtex 5 FPGA 相连。
我们有一个用于生成样本的 IP DDS 编译器。
我们为 DAC 和 FPGA 提供了50MHz 的外部时钟。
给出的样本的输出频率为5MHz。 每次正弦波重建10个样本。
现在、DAC 5674的输出、我们可以预期的频率。
在时钟生成电路的方框图中、有相位频率检测、您能说这一点吗？
我们在这里给出了 PLL VDD 处于低电平
x4为高电平。
请建议我们解决此问题。
谢谢
Roja V
