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器件型号：DAC7562 各位专家：
我对以下规格有疑问。
此规范要求 SCLK 在 SYNC 下降前下降10ns。 可以在与下面相同的同步下降沿时序进行 SCLK 取反吗？
此致、
Uchikoshi
您好、AK、
请让我再次确认。 下面是我们将应用于 DAC7562的时序。 我们可以满足规格 t (1)、但 SCLK 上升沿和同步下降沿是相同的时序、因为这些信号由内部 FPGA 的相同时钟源生成。
在这种波形下、DAC 不输出任何内容。 那么、我们要提出这个问题。 我们应该修改上面显示的同步时序吗？
此致、
Uchikoshi
下面是一个完整的 SPI 火焰。
除了同步断言时序之外、您还能看到什么错误吗？
此致、
Uchikoshi