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器件型号：ADS1283 我的问题如下：使用 FPGA 与 ads1283通信以收集模拟信号，下载参数后、drdy 和 SCLK 的时序与手册的计时不一致。
下面的两个图显示了，通常情况下、ddy 信号仅包含一个 SCLK 波形、但在我的计时中、ddy 信号偶尔包含两个 SCLK 波形。 这将导致我收集的数据有时是正确的、有时是小。的两倍
参数：sclk2.048MHZ，clk4.096MHZ
下图包含 CLK、SCLK 和 drdy 信号（右1、错误）的时序
请提供您的建议。
最恰当的考虑
