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器件型号：DAC38RF82EVM 您好！
DCLK 分频器= 1 (FPGA 时钟和 SYSREF)时、我们无法从 DAC38RF82EVM 获取 FPGA 时钟频率(250MHz)。 对于其他 DCLK 分频器值(2/3/4/5)、我们能够获得预期的 FPGA 时钟频率(125/83.33/62.5/50MHz)。
DAC38RF82EVM 在 CMODE3中进行配置。
跳线 JP10开路(启用片上 PLL 时钟模式)。
为 SMA J4提供了一个4dBm 外部参考时钟= 250MHz。
选中"PLL Enable"框并输入所需的片上 PLL 参考时钟频率。
有关更多详细信息、请查看随附的 PPT。
谢谢、
Imran
e2e.ti.com/.../Issue-with-DCLK-divider_3D00_1-for-CLKout0-and-1.pptx
