[参考译文] ADS54J64：ADS54J64

您好、Jim、

我‘使用 KC705 + ADS54J64EVM + TSW14J10EVM’来评估 ADS54J64

组合。 但我的操作遇到了问题。 这可能是我的配置问题。

我想将该 ADC 用于激光雷达应用、基本上我想用 DDC 旁路模式捕获高斯脉冲。

在实际信号测试之前，我先尝试了测试模式测试，但无法使其正常工作。 下面是我进行的配置：

ADS54J64 GUI：

1. 从‘‘’中，我选择了 Fclk=983.04MHz’。

注意：我只能看到 D3 (PLL2锁定指示灯)亮起。

2. 从‘ADS58J46 Mode’(ADS58J46模式)中，我选择了 DDC 模式8。

3. 从‘ADS58J46 Other’(ADS58J46其它)中，我配置了以下参数。

数据测试模式：

• 测试图案：斜坡图案
• 测试模式启用：通道 A、通道 B、通道 C、通道 D、

JESD204B：

• K28.5链路层模式
• 使用 SYNCbCD 进行 ch.AB 控制

HSDC 专业版：

• 我选择了‘FTSCNUS-TSW14J10KC705。
• 我‘了 ADS54J66_LMF_4421’。 (ADC 列表中没有 ADS54J64。)
• 我将‘ADC Output Date Rate’(ADC 输出日期率)设置为491.52。

我‘了“TSW14J10_KC705.SVF”。 我‘了“Time Domain”(时间域)进行测试选择。 当我点击‘Capture’(捕获)时，HSDC Pro 屏幕上没有‘Ramp Signal’(斜坡信号)。 我可以看到 D15卡在‘1’，其余的保持在‘0’。 KC705上的 GPIO LED 状态如下：

0 -开

1 -关

2 -关闭

3-打开

4 -关闭

5-闪烁

6 -关闭

7–闪烁

请告诉我应采取哪些措施使其正常工作。 谢谢。

年轻、

KC705可能无法在9.8304Gbps 的串行器/解串器速率下工作、因为 FPGA 上的收发器具有介于8G 和9.8G 之间的死区。 我们从未使用此设置测试过 ADS54J64。 我建议尝试像以前那样使用 ADS54J64设置、但使用491.52MHz 的采样时钟来验证您是否可以使设置正常工作。 根据用户指南加载 ADC 和 LMK 后、转至 LMK04828时钟输出选项卡、并将 CLKout 2和3 DCLK 分频器更改为6。 接下来、由于 FPGA 固件需要内核时钟、因此请取消选择 CLKout 12和13上的 Group PowerDown。 在同一个时钟上、将 DCLK 分频器设置为24、将 DCLK 类型设置为 LVDS。 在 SYSREF 和 SYNC 选项卡中、将 SYSREF 分频器设置为192。 在 HSDC Pro 中、使用相同的 ini 文件、但将 ADC 数据速率设置为245.76Msps。

如果 FPGA 接收到三个所需时钟、则 LED 的5、6和7都应闪烁。 如果这起作用、您接下来尝试提高采样率。

此致、

Jim

您好、Jim、

感谢您的快速响应。 我按照您的指示操作、LED5、6和7都在闪烁。 但单击"Capture"按钮时出现以下超时错误。

‘读取 DDR 至文件 time_out_error 超时错误’

此致、

年轻

年轻、

您能否运行 Chipscope 并监控 FPGA 内的 LMFC、SYNC、SYSREF 和 SerDes 通道？ 如果没有、请尝试探测 ADC EVM 上的 SYNC 信号、并在单击"CAPTURe"按钮后验证该信号是否为高电平。 如果 SYNC 不变为高电平并保持高电平、则永远不会建立链路。

此致、

Jim

您好、Jim、

我想使用 Chipscope。 但设计在哪里？

谢谢、

年轻

Jim、

 在我‘TSW14J10_KC705.SVF’后，我尝试从 Vivado 打开 HW_TARGET。 但它显示错误：当前没有 HW_TARGET。

年轻、

该 TSW14J10固件已过时、未针对正常运行进行优化。 该器件旨在与 TI HSDC Pro GUI 配合使用、以便客户快速评估待测试的 TI 器件。 它不是最终产品使用的固件、如果我记得正确、它也不允许您使用 Chipscope。 我强烈建议您使用 Xilinx 提供的示例作为一个选项来创建自己的固件。 另一种选择是申请免费的 TI JESD204C IP、该 IP 包含 Xilinx FPGA 的文档和示例参考设计。  您可以通过转到以下链接申请此 IP：   

https://www.ti.com/tool/TI-JESD204-IP

此致、

Jim

您好、Jim、

我之前应用了该 IP、并且它已获得批准。 但我没有下载、因为我以为可以使用 TSW14J10固件进行下载。 我应该已经下载了该 IP。 现在案例(CS0529829)已关闭。 因此、我必须重新应用。

谢谢、

年轻

年轻、

借助 TI IP、您无需 TSW14J10EVM。 您可以将 ADC EVM 直接插入 KC705。

此致、

Jim

您好、Jim、

我上周五请求了该 IP。 我是否可以通过任何方法检查它的状态？

谢谢、

年轻、

这通常需要几天时间。 在客户获得批准后、将发送一封电子邮件。

此致、

Jim

您好、Jim、e2e.ti.com/.../Table.xlsx

在我针对 KCU105 EVM 合成了 TI_204C_IP_ref 设计后，我遇到了一些严重错误。 它无法生成位文件。 请查看随附的 table.xlsx 文件。

另一个问题是、我是否可以为此目标使用 zcu102_8b10b 文件夹中的约束文件。 它正在抱怨、看起来我需要为  KCU105生成约束文件。

谢谢、

年轻

您好、Jim、

我使用的是 Vivado2020.1。 我尝试以 KC705为目标、但警告消息与 KCU105相同。

[netlist 29-180] Cell 'IBUFDS_GTE4'不是 kintexu 部件的受支持基元：xcku040-ffva1156-2-E 实例'TI_IP_inst/JESD_IP_gen.j8b10b_inst/xcvr_gen.xcvr_inst/genblk1[0].IBUFDS_GTE4_INST'将被视为黑盒、而不是原始架构["C：/work/SBL_mini/TI204C-IP-Release-v1.10-LATEST/reference_designs/zcu102_8b10b/rtl/gth_8b10b_rxtx.sv：82]
[netlist 29-180] Cell 'IBUFDS_GTE4'不是 kintexu 部件的受支持基元：xcku040-ffva1156-2-E 实例'TI_IP_inst/JESD_IP_gen.j8b10b_inst/xcvr_gen.xcvr_inst/genblk1[0].IBUFDS_GTE4_INST'将被视为黑盒、而不是原始架构["C：/work/SBL_mini/TI204C-IP-Release-v1.10-LATEST/reference_designs/zcu102_8b10b/rtl/gth_8b10b_rxtx.sv：82]
 

年轻、

您使用的参考设计似乎不正确。 应将 zc706设计用作起点。

此致、

Jim  

您好、Jim、

我尝试了 zc706设计、并收到了包括时序故障在内的重要警告消息。 我继续尝试将该设计映射到 kc705。 我遇到了 DRC 故障、原因是顶部严重警告消息上的端口未受限制。 正如我说过的、我使用的是 Vivado 2020.1。 与 Vivado 版本有关的任何内容。  不过、TI204c_ip-userguide 指定了 Vivado (2019/x 或更高版本)。

谢谢、

Younge2e.ti.com/.../zc706_5F00_critical_5F00_warnings.xlsxe2e.ti.com/.../kc705_5F00_log_5F00_file.txt

年轻、

您似乎正在尝试将 ZC706参考设计的盲端口连接到 KC705，但该端口不起作用。 参考设计应作为起点、并应进行修改以匹配新 FPGA。 我们注意到，大多数设计引脚未分配给 FPGA 引脚。

此致、

Jim

您好、Jim、

我仅重试了 ZC706参考设计(未映射到 KC705)、并遇到时序故障。 请找到随附的计时报告。 这次我使用了 Vivado 2019.2来确定此问题是否是由不同的 Vivado 版本引起的。 但不是。

谢谢、

年轻   

不确定报告文件是否已上传。

未附加任何文件

您好、Jim、

我可以为 KC705生成位文件、但我发生了时序故障。 甚至参考设计本身也出现了时序故障。 大约一周前、我已经上传了计时摘要报告。

目前、我正在处理其他一些项目。 我稍后会再讨论这个问题。

谢谢、

年轻

年轻、

查看错误报告时、您似乎没有正确映射引脚。 这不是时序问题。 您能否执行以下操作：

1.按原样重新编译示例设计、以确保它们不存在 Viviado 版本或参考设计问题。

2.更改 ZC706设计中的引脚映射并以 KC705设计为目标。 请告诉我们您的具体操作方法、以便我们验证所采取的步骤是否正确。

此致、

Jim

Jim、

我不确定您是否获得了正确的文件。 我上传的文件 (TI_204C_IP_ref_timing_summary_routed.txt.rpt)来自编译原始 ZC706参考设计并附带约束文件。 它不是 KC705的。  

谢谢、

年轻  

年轻、

那么、这是原始参考设计、您没有更改任何内容、对吧？  

Jim

没错。 我没有改变任何东西。

谢谢、

年轻

年轻、

所有参考设计均使用版本2019.1进行编译。 您是否可以尝试使用此版本来查看计时错误是否已清除？

Jim  

Jim、

我用2019.2试过它。  TI204c_ip-userguide 指定 了 Vivado (2019/x 或更高版本)。 正如我说过的、我现在正在进行其他一些项目。 我稍后将尝试2019.1。

谢谢、

年轻