尊敬的 DAC 支持团队：
我们一直使用 DAC8802来探测内部控制器参数(基于 FPGA 的控制器)。 为 SPI 协议生成正确的时钟和 CS 脉冲后、其余引脚 MSB 和 RS\bar 通过 FGPA GPIO 分别获得0和1的固定值。 LDAC\bar 引脚被下拉、这意味着输出 DAC 寄存器应自动获取输入寄存器数据。 SDI 引脚传输 的数据与通道 A (01)的地址对应于2AAA 位。 基准电压 Vref 对应于4V。
但是、在 DAC 级的输出端、我们将在 两个通道中获得对应于所有14位高电平的-4V 模拟值、而无论数据输入如何。
请提供一些建议、以了解是什么可能导致两个通道都看到所有14位高电平。 请注意、当拉高 LDAC 时、输出对应于所有低电平位(0)、这遵循第 13页的数据表表表- 2。
原理图的屏幕截图。
附加通信帧的范围截屏：
照片1：-
绿色：SCLK 红色：SDI 蓝色：CS
VREF = 4.096、DAC 时钟频率为5MHz、数据值= 2AAAh、
DAC 地址01 (DAC A)
照片2：-
绿色：LDAC/MSB 红色：SDI 蓝色：CS
LDAC/MSB 波形都相同。
照片3：-
绿色： RS\n 红色：SDI 蓝色：CS
此致、
Vihan
PS：问题也出现在另一个主题中。 为了获得更快速的响应、我将其作为新问题开始。
您好、Akhilesh、我听从了您的建议。
1、对于上述情况、MSB = Vdd、/RS = Vdd、无 FPGA 控制：加电期间显示输出电压中量程值 Vref/2。
2.用适当的地址发送所有零 DAC 数据会将输出移至 Vref、这不应发生。 请参阅以下图片、该图片是在 FPGA 上电后拍摄的。
可以观察到、输出电压从-2V 变为-4V (Vref)
以1100 0000 0000 0000二进制形式给出的代码。 因此两个通道应显示相同的值。 在时钟周期结束后、LDAC 被拉低、然后在大约100ns 后被拉高。
您好、Akhilesh、
感谢你的等待。 观察到以下波形：
在上一个图中可以看到、两个通道上的输出仍然从-Vref/2变为-Vref。 输入代码 为1100 0000 0000二进制。
附加点：DAC 上电期间/之后、/CS 信号为零。 当 FPGA 代码执行开始时、它会变为高电平。
此外、我想知道原理图本身是否正确、因此再次附加原理图。
