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[参考译文] ADS8588H：在连接到 FPGA 的串行和并行模式接口中、BUSY 信号不会变为高电平

admin
Guru**** 1127450 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/888896/ads8588h-busy-signal-not-going-high-in-serial-as-well-as-parallel-mode-interface-connected-to-the-fpga

器件型号：ADS8588H

我根据数据表中的时序要求提供 conva 和 conb 信号、即使 BUSY 信号不会变为高电平。  

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    TI__Guru**** 1127450 points
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    Kabilan、

     示波器或逻辑分析仪图片对于在此处进行调试非常有用。

    2.您使用的是串行通信还是并行通信？

    3. 您是否使用图67或68中所述的方法？

    4.供参考。  该 EVM 可用作参考设计。 您有 EVM 吗？

    期待了解更多信息。  祝调试顺利。

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    TI__Guru**** 1127450 points
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    已连接分析仪的熨平板。

    并行模式读取数据。

    使用图68。

    没有 EVM。

    谢谢你

    K.Kabilan。

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    TI__Guru**** 1127450 points
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    Kabilan、  

    您能帮助我了解不同信号的含义吗？  如果信号与 ADC 无关、只需让我知道。  通过查看屏幕截图、我想知道是否有任何 ADC 数字输出对数字输入做出响应。  我注意到 Channel1、BUSY 和 FRSTDATA 都处于静态逻辑电平。  如果没有数字输出发生变化、我认为我们最好检查器件的接线。  检查每个电源，确认接地，检查参考。  

    此外、您还构建了多少个原型？  调试或汇编期间器件可能已损坏。  底线是、如果正确连接且器件未损坏、通常会看到数字输出发生一些变化。

    但愿这对您有所帮助。  此致、