[参考译文] DAC088S085：[DAC088S085]将数据取反？

您好！

您能否发布 菊花链实现的原理图？

正如我从示波器屏幕截图中看到的、它没有反相、只是一个位移。

为清楚起见、请包含第一个 DAC 的 DIN 和 DOUT 以及第二个 DAC 的 DOUT。

此致、

AK

感谢您的回答。 数据移位看起来足够大、足以改变 SCK 采样。

我尝试制作您请求的图片、但这并不容易。 这是原理图、实际上是文档在连接方面的副本粘贴。 基准电压为1.5V、电源电压为3.3V

下面是示波器屏幕截图。 所有波形与 SYNC 下降沿同步。

我绑定了以将帧长度从6字节减少到4字节。 DAC1和2仍在继续工作、但不是#3。 还尝试发送8个字节、但没有更多内容。

花了3天时间仔细检查了所有东西、但根本不知道(但这是异相数据)。

我应该在第三个 DAC 输出上观察到的内容、即使未连接也是如此？

塞尔日。

您好！

今天我可以看到、当时钟的空闲状态为低电平时、SCK 和 DOUT 之间没有更多的偏移(但在这种情况下、数据样本发生在上升沿)。
由于信号是通过 LVDS 接收器馈送的、因此我尝试反转输入对以反转时钟、但无法使其正常工作。

我正在 Xilinx FPGA 的 Zynq 处理器中使用 SPI 器件。 我尝试了所有可用模式、但没有任何模式达到 DAC 要求。
我不知道 FPGA 或 DAC 是否超出 SPI 规格(或者可能是我的处理方式)。

是否有一个针对此 DAC 使用 Zynq 的示例或我可以使用的另一个 Zynq 兼容 SPI 菊花链 IC DAC？

我唯一可以看到的方法是使用 VHDL 中的位拆裂或使用另一个 IC 来制作我自己的主 SPI。

有什么想法吗？ 谢谢。

塞尔日。

您好！

您的示波器屏幕截图显示 DAC2_OUT 根据您输入的 DIN 正确。 因此我不会看到 接口出现任何问题。 我假设您提供48个时钟脉冲。

请注意、在菊花链配置中、DOUT1在 SCLK 的前十四个下降沿保持低电平、然后在第十五个下降沿变为高电平。  随后、SCLK 的下16个下降沿输出输入 DIN 的前16个数据位。 同样、对于 DUT2、第15和第31个时钟边沿。

您在 DAC3上观察到的输出是什么？ 在调试过程中、是否可以通过菊花链将全部1发送到 DAC3并观察输出？

在 VHDL 或 C 中、该器件没有任何示例代码、但我将帮助您进行此调试。

此致、

AK

您好、感谢您的帮助。

现在一切正常、我的问题可能是由于 VCC 焊盘上的焊料不良。

下面是从下至上的2个屏幕截图：DAC1 DIN、SCLK、DAC1 DOUT 和 DAC2 DOUT
第一个时钟相位= 0 (DAC1在时钟的下降沿对输入数据进行采样、而 DAC2在上升沿进行采样)
第二个图像的时钟相位= 1 (DAC1和2在时钟的上升沿采样数据)。
两种配置都可以正常工作(我假设必须使用第一个配置？)。

此设置用于大约380mm x 60mm (DAC 之间为120mm)的大电路板上。
这24个模拟输出将为24个 LM3409降压电流控制器(在其电流调节引脚上)供电。
因此、该电路板将会产生很大的噪声、是否有任何关于应添加哪些内容以避免数据线路上出现干扰的建议？

来自法国的问候、祝你度过美好的一天！ 

塞尔日