[参考译文] DAC108S085：TMS320F280049

您好！

SCLK 下降沿(TSS)之前的同步建立时间应该介于3 - 10ns 之间。 最大值取决于您的 SCLK 频率。 例如、如果 SCLK = 30MHz、

TSS 最大值应为30ns。 要正确锁存数据、应在该范围内。

配置 DAC 时遇到什么困难？

此致、

AK

您好、Akhilesh

tms320f280049的输出如下所示。

SCLK = 1MHz

根据 DAC108S085手册：
最大 TSS = 997ns
最大 tsh = 997ns

但实际上、TMS320F280049的输出是
TSS = 2000ns
TSH = 480ns
TSS 值不能满足 DAC 的要求

那么、如果这是我无法配置 DAC 芯片的原因吗？

我尝试配置 DSP 的输出、但我找不到配置此 DSP 参数的方法

您好！

我没有资格回答有关 TMS320 DSP 的问题。 您能否在 DSP 论坛中发布同样的内容、以便相关技术人员能够为您提供帮助？

另请注意、使 SCLK 空闲状态变为高电平。

由于此问题与 DAC 无关、我将关闭此主题。  

请在 DSP 论坛中发布相同的内容。

此致、

AK

Kelvin / Akhilesh、

我假设您使用 F280049 SPI 作为主设备与 DAC108S085通信吗？

DAC108S085中的 SYNC 引脚是否与 SPI 中的片选相似？ 根据 DAC 数据表中的说明、它看起来更像是帧同步引脚。 请确认。

此致、

曼诺伊

您好、Manoj、

你是对的。 当该引脚变为低电平时、数据将在 SCLK 的下降沿写入 DAC 的输入移位寄存器。 在 SCLK 的第16个下降边沿之后、SYNC 的上升边沿会导致 DAC 被更新。 如果 SYNC 在 SCLK 的第15个下降边沿前变为高电平、那么 SYNC 的上升边沿将作为一个中断并且写入序列被 DAC 忽略。

nSYNC 输入也有最短的高电平时间。

此致、

AK

AK /开尔文、

假设 SYNC 引脚具有与 SPISTE 引脚相似的功能、您可以尝试将 SPISTE 引脚设置为 GPIO 输出引脚。 通过这种方法、您可以在必要时控制 GPIO 引脚何时可以拉低(或)高。

此致、

曼诺伊