请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：ADS8900BEVM-PDK 根据 EVK 文档、在某些地方、它说它配置为3.3V、在其他地方、它说可以将 PHI 配置为3.3V 逻辑。 但默认情况下、EVK 似乎 DVDD = 1.8V、SPI 信号全部为1.8V。
我想将 EVK 与3.3V 逻辑配合使用、但没有有关如何实现这一点的说明。 您能告诉我如何更改它吗？
谢谢、
Erik
根据 EVK 文档、在某些地方、它说它配置为3.3V、在其他地方、它说可以将 PHI 配置为3.3V 逻辑。 但默认情况下、EVK 似乎 DVDD = 1.8V、SPI 信号全部为1.8V。
我想将 EVK 与3.3V 逻辑配合使用、但没有有关如何实现这一点的说明。 您能告诉我如何更改它吗？
谢谢、
Erik
谢谢 Keith、我们决定只启动 FPGA 并运行、然后开始查看 ADC 输出。
您能否查看我们的时间安排、看看对您来说是否合适？ 我们将 CS 和 CONVST 连接在一起。 我们使用双 SPI、区域2。 16.7MHz 时钟。 就我所能说的、我们是可以的。 当 CS 变为高电平时、我们确保在安静采集/转换期间不会有任何时钟边沿。 CS 至 SCLK 时序看起来有足够的裕度。
编辑：我有一个问题。 我们看到的是 RVS、但它从未升高。 我认为这是因为我们将 CS 和 CONVST 连接在一起、对吧？ 因此、当 CS 变为高电平时、新的转换开始、因此 RVS 永远不会变为高电平以指示转换完成。 这很好、因为我们不打算使用它、但只是观察了这一点、并希望确保我的理解正确。
谢谢！
Erik
