主题中讨论的其他器件：DAC38RF82、 LMK04828、 TSW14J57EVM
您好！
在该器件的 TI 页面 https://www.ti.com/product/DAC38RF80 的软件开发部分下、有固件和 KCU105 Xilinx 开发板设置指南。 我有一个 KCU105、使用了 DAC38RFxx EVM GUI v3p0和 Vivado 2016.1 (指南中推荐的版本)。 指南和构建适用于 DAC38RF82、但据我所知、这不应是问题(FMC 连接器引脚相同)。
在向 J4 SMA (LMK CLKin1)提供384MHz 6dBm 时钟后、我启动了 DAC EVM GUI。 我在"快速入门"页面上选择了 DAC38RF30、点击"LOAD DEFAULT"按钮、然后更改了"DAC 模式"和"ON-CHIP PLL"参数、以匹配 KCU105指南中的内容。 我单击"configure DAC"按钮、等待寄存器写入：
在 Vivado 中生成位流并使用适当的.bit 文件和.LTX 文件对器件进行编程后、我看到了 ILA 范围、如下所示。 如您所见、时钟在工作(因为存在调试探针)、正在生成数据、但 SYNC 和 READY 信号从未变为高电平、这表示 DAC 正在与 FPGA 同步。 这会导致 DAC A 和 B 端口没有任何输出。
我进行了一个单独的构建、以检查时钟信号是否真正以我期望的频率传入、将其输出到示波器、这样做很好。 因此、我不怀疑时钟是个问题。
我在 GUI 和数据表中做了一些深入研究、我注意到有一些事情不是我所期望的那样。 首先、GUI 中的默认配置是让 DAC 接受差分时钟、而不是单端时钟。 根据原理图、差分时钟在默认情况下不会路由到任何地方(需要安装无源组件才能实现这一点)。 因此、在 GUI "DAC38RF8x"页面上的"Clocking"选项卡中、我选中了"External Clock Select"框并点击"Check Clock Alarms"按钮、所有 PLL 看起来都已锁定(请参阅下图)。 我应该提到、在差分和单端模式下、PLL 都被锁定。
其次、驱动单端时钟的信号在两个地方似乎被关闭。 在 LMK04828页面的"PLL1配置"选项卡上、我将 OSCout 源更改为反馈多路复用器、将 OSCout 格式更改为 LVPECL 2000mV。 此外、 在 LMK04828页面的"时钟输出"选项卡上、我取消选中了 CLKout 6和7的"组断电"框。 还应注意的是、我使用一个2分频器为 CLKout 4加电、以模拟 CLKout0。 我这样做是为了监控示波器上的时钟输出。 下面是我刚才介绍的两个页面编辑的图片。
遗憾的是、这些更改无法解决问题。 我获得了与之前相同的芯片示波器结果、并且任一 DAC 都没有输出。 如果能对这一点有一些深入的了解，将不胜感激。 谢谢你。
