[参考译文] DAC38RF80EVM：使用提供的 KCU105示例设计时不同步

Jacob、

从 DAC38RFxx 时钟选项卡视图中、由于显示的 PLL LF 电压值为"7"、您似乎没有运行 PLL 自动调优。 配置 DAC 后、单击 GUI 快速入门选项卡中的"PLL 自动调优"按钮。 如果 PLL 调谐正确、PLL LF 电压应显示3-5之间的值。 在 PLL LF 电压处于该范围内之前、您不能继续测试。

原理图有错误。 安装了 C2和 C3、在 PLL 模式下使用 DAC 时、时钟输入为差分。

此致、

Jim

Jim、

感谢您提供的这些信息；它无疑对我有所帮助、我很高兴我不再需要手动设置单端时钟。 如果我在"configure DAC"按钮之后、在"Reset DAC JESD Core & SYSREF trigger"按钮之前点击"PLL Auto TUNe"按钮、PLL LF 电压为5、而不是7。 计时选项卡如下所示。 这也意味着来自 DAC 的同步线路也会升高、这是一个好消息。 我怀疑最后需要解决的问题是、就绪信号不会像我生产的新芯片范围中所示的那样变得很高。 请告诉我您希望我查看哪些参数(如果有)、或者我应该将哪些信号连接到 ILA 以验证哪些信号有效。

Jacob、

在 DAC38RF8x 选项卡下、单击"Alarm Monitoring"。 此窗口打开后、单击"Clear All Errors and Read"(清除所有错误并读取)。  让我知道这是什么报告。 您指的是该就绪信号是什么？ 串行器/解串器通道是否显示出所有通道上的数据？ DAC 输出是什么样的？ 我会屏蔽所有警报、以便 DAC 在当前发生错误时不会强制输出达到中标度。  TXENABLE 是否为高电平？

此致、

Jim     

Jim、

点击"清除所有错误并阅读"后、我似乎没有在报告中看到任何内容。

关于就绪信号、KCU105示例设计中提供的芯片示波器上有8个信号。 其中四个是使用 DDS 内核生成的正弦波、其中1个是这4个信号的串联、其中1个是每个时钟周期传输到 DAC 的256位、其中1个是来自 DAC 的 SYNC 信号、 最后一个是就绪信号。 如果我查看此示例设计的用户指南、则芯片范围部分包含具有同步线路且就绪线路为高电平的图片。 在您的帮助下、我能够使同步线路变为高电平、但就绪线路仍然为低电平。 下图显示了正在生成的所有数据信号、同步线为高电平、而就绪线为低电平。

我不确定如何检查所有串行器/解串器通道上是否有数据输出。 两个 DAC 的输出都是0伏的直流信号。 为了屏蔽警报、我选中了 DAC A 和 DAC B 警报屏蔽窗口中的所有框。 结果相同、DAC 上无输出、就绪信号仍然为低电平。 默认情况下、"Alarm Mid-Levels DAC"框处于未选中状态。

在数字(DAC A)和数字(DAC B)选项卡中、默认情况下取消选中"TX Enable"框。 我选中了两个选项卡的此框、但结果相同、DAC 上无输出、就绪信号仍然为低电平。

我希望澄清一下、

Jake

Jim、

感谢你的帮助。 我没有意识到 Xilinx 制作了这个版本；我认为这是一个 TI 创作。 我一直尽量避免使用 Xilinx 论坛、只是基于他们过去对我的响应能力。

对于希望查看我在此问题上启动的 Xilinx 线程的任何人、请访问以下链接：

https://forums.xilinx.com/t5/Xilinx-IP-Catalog/JESD204-tx-tready-doesn-t-go-high/m-p/1104089

Jake

Jake、

关于 KCU105参考固件、我不正确。 这是由我们使用的第三方供应商创建的。 在与他们交谈时、他们告诉我以下信息：

"请注意、共享的设计适用于特定的 JMODE 和通道速率- 84111和7.68Gbps、FPGA 参考时钟为192M、不应在任何其他模式或通道速率下工作。

您能否确认客户是否以相同的模式和通道速率为目标？"

您是否尝试使用不同的模式和/或通道速率？

此致、

Jim

Jim、

感谢您继续研究这一问题。

正如您所说、我得到的构建中 FPGA 上的 JMODE、线路速率和参考时钟分别为84111、7.68Gbps 和192MHz。 在 DAC 的快速入门菜单中、您可以看到我的 JMODE 为84111、SERDES 线路速率为7680.00MHz (7.68GHz)、 如果您看一下 LMK 页面上的时钟输出、我将384MHz 的输入时钟除以2 (192MHz)、这将转至 FPGA 参考时钟。 图片如下：

谢谢、

Jake

Jake、

请在设置中尝试以下步骤：

1.      确保按照《KCU105 DAC38RF82 JESD 参考设计用户指南》执行这些步骤。

如  用户指南第四章所述、在进行 FW 下载之前、必须先对 DAC38RF82进行初始配置。

2.      下载固件后、尝试通过按 KCU105 EVM 中的 SW-5 RESET 按钮一次来复位参考设计固件。

然后尝试捕获以查看 TX_LETy 是否变为高电平。

请      告知我们同步信号(稳定或切换)和 TX_OUT_CLK 信号的状态。

可以从板载 LED (D0–SYNC 和 D4–Tx_out_clk)观察这些信号的状态。 请参阅随附的文字文档。

4.      附加的 是一 个固件构建，在芯片范围内探测的信号很少。

为了进行调试、请告知我们以下探测信号的状态。

a.       Tx_reset

b.      Common0/1_Qpll0_locked

c.       tx_reset_gt

d.      Tx_RESET_DONE

请单击包含这些信号的硬件管理器窗口、并将其发送给我们。

此致、

Jim

e2e.ti.com/.../LED-Status.docxe2e.ti.com/.../Support_5F00_KCU105_5F00_DAC38RF84.zip

Jim、

回复您的步骤：

我正在按照"KCU105 DAC38RF82 JESD 参考设计用户指南"中的步骤将内容添加到字母中、进行了一次小改动。 在加载固件之前、我正在对 DAC 进行编程、如第四章第1节和第2节所述。 但是、在第四章第3节之后但在我开始第4节之前、我按下 KCU105 EVM 上的 SW-5按钮。 我这样做是因为我认为从 JESD204 PHY IP 内核生成的时钟没有启动、复位固件会使它们快速启动。 我认为时钟没有启动的原因是 LED 未亮起、并且芯片范围无法启动。 不过、如果我按下按钮、这两个问题都会消失。

2.如上一步所述、我在正常设置中确实按了按钮、但我仍然看不到就绪信号变为高电平。 在芯片范围打开(LED 亮起)后、我还再次按下此按钮、然后重新运行芯片范围、但结果相同。

3、本评论的第1步中也提到过、对 FPGA 进行编程后 LED 熄灭、但按下 SW-5按钮后 LED 亮起(这也是因为我认为时钟已关闭)。 根据您共享的文档和用户指南的第 VI 章、LED D0实际上是开启和稳定的、LED D4是开启和闪烁的(切换)。 这两个信号对我来说似乎很好。

使用您提供的新.bit 和.LTX 文件、我捕获了一些芯片范围。 与第1步相同、LED 关闭、在加载固件后、芯片范围不会打开、但在达到 SW-5后返回到预期运行状态。 对于我提供的两个示波器捕获、我按下了"Run trigger immediate for this ILA core"按钮、而不是触发特定的信号变化。 例如、我本来可以触发复位信号的变化、但您没有告诉我。 如果您希望我这样做、请告诉我。

谢谢、

Jake