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[参考译文] DAC38RF80EVM：使用板载振荡器、LMK 和片上 PLL 模式时 TSW14J56revD 板出现问题

admin
Guru**** 2386600 points
Other Parts Discussed in Thread: DAC38RF80EVM
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/922902/dac38rf80evm-issue-with-tsw14j56revd-board-when-using-on-board-oscillator-lmk-and-on-chip-pll-mode

器件型号：DAC38RF80EVM

大家好、我正在评估 DAC38RF80EVM、并在它连接到 TSW14J56修订版板时发现了一些问题。

我的当前配置是：使用板载122.88MHz 振荡器作为 LMK 的基准、然后将 LMK 输出用作 DACCLK 和 FPGA CLK。 为了使其正常工作、I DNI C333和 C334并根据原理图安装 C2和 C3。 通过这种修改、我可以看到 LMK 时钟输出进入 DAC、并在 FPGA 板关闭时锁定 DAC PLL。 GUI 配置如下所示：

在没有 FPGA 板的情况下、我可以通过 GUI 控制 DAC 和 LMK 的寄存器、这样就可以使用恒定数据模式成功获得正确的 DAC 输出。

但是，打开 TSW14J56revD FPGA 板后，便无法通过 GUI 修改 DAC 评估板的寄存器。 例如、我将 LMK DCLK 分频器设置为9、它回读为31。 我无法更改 LMK 的 N 分频器、并且 CP 三态始终开启。 VCO 选择不可用。 不提供"其他"选项。 我无法在计时选项卡中设置 DAC 寄存器。 因此、DAC PLL 显示为未锁定。  

然后、我尝试从 FPGA 板创建图形并发送到 DAC 板：

我收到此警告：JESD REF CLK 需要为237.0665MHz。

然后、我收到以下错误消息：WRITE_REGISTER_FAILED

我有以下问题：

1)这是将板载122.88MHz osc 用作 LMK 基准、将 LMK 输出用作 DACCLK 和 FPGA CLK 的正确配置。

2) 2)频率配置对于 LMK 和 DAC 而言是否有道理获得正确的 DACCLK、FPGA CLK、JESD 基准时钟？ 我是否会始终收到有关 JESD 基准时钟的第一条警告消息？

3) 3)为什么 FPGA 板会不断复位寄存器？ 我尝试了两个 revD 板、观察到了同样的情况。

感谢您的支持。

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    TI__Guru**** 2386600 points
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    尊敬的 Daimeng：

    我将对此进行研究、并将告诉您我的调查结果。

    此致、

    David  

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    TI__Guru**** 2386600 points
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    尊敬的 Daimeng：

    1)这些是使电路板使用板载122.88MHz 振荡器的正确设置、请确保跳线位于 JP3上、并确保在 DAC38RF8x 时钟选项卡下、SERDES REF CLK 选择位于 PLL 时钟上。 我能够使用相同的设置对 DAC38RF80EVM 进行编程、并且可以使用 NCO 和 TSW14J56获得输出。

    2) 2)频率配置正确。 HSDC Pro 将始终提供有关 JESD 基准时钟的第一条消息。

    3) 3)寄存器被复位并且不允许修改的最可能原因是电路板的电源。 如果您为电路板使用相同的电源、则两个电路板可能没有足够的电流。 建议 TSW14J56和 DAC38RF80EVM 具有自己的额定电流约为3-4安培的电源。  

    此致、

    David

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    TI__Guru**** 2386600 points
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    尊敬的 David：

    感谢您对此进行深入研究。 在我将 R288至 R295移除后、我现在能够控制寄存器。 我可以通过高速数据转换器专业版发送模式、而不会出现错误消息。 但是、我仍然无法使用频率设置获得 DAC 输出。

    "DAC"选项卡中的警告和错误：

    您提到"确保在 DAC38RF8x 时钟选项卡下、SERDES REF CLK 选择位于 PLL 时钟上。" 为了锁定 SERDES PLL、我必须将其更改为 DACCLK。 将其更改为 PLL 时钟会使 PLL 解锁：

    您能否发送一个在您的一侧使用相同模式和频率配置的配置文件？

    谢谢！

    最棒的

    Daimeng

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    TI__Guru**** 2386600 points
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    尊敬的 David：

    感谢您对此进行深入研究。 在我将 R288至 R295移除后、我现在能够控制寄存器。 我可以通过高速数据转换器专业版发送模式、而不会出现错误消息。 但是、我仍然无法使用频率设置获得 DAC 输出。

    "DAC"选项卡中的警告和错误：

    您提到"确保在 DAC38RF8x 时钟选项卡下、SERDES REF CLK 选择位于 PLL 时钟上。" 为了锁定 SERDES PLL、我必须将其更改为 DACCLK。 将其更改为 PLL 时钟会使 PLL 解锁：

    您能否发送一个在您的一侧使用相同模式和频率配置的配置文件？

    谢谢！

    最棒的

    Daimeng

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    TI__Guru**** 2386600 points
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    尊敬的 Daimeng：

    您的 GUI 中可能有一些不同于我的设置、因为 SERDES 参考时钟选择必须位于 PLL 时钟上、SERDES PLL0和 PLL1将被锁定。 使用我的配置文件可能会更容易、而不是搜索我们的不同设置。

    下面是我的设置的配置文件： e2e.ti.com/.../LMK_5F00_DAC_5F00_VCXO_5F00_PLL.zip

    在 GUI 中、继续并复位 DAC。 加载配置文件并确保 PLL2锁定 LED、D4和 LMK 锁定 LED、D3。 打开。 您将需要运行 PLL 自动调优和复位 DAC JESD 内核、以查看正确的输出。  

    此外、对于 HSDC Pro、我建议使用更高频率的音调、我使用50MHz 来测试我的配置。 有一个内部变压器、很可能不允许100MHz 信号通过、并防止您在输出端看到该音调。

    此致、

    David Chaparro

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    TI__Guru**** 2386600 points
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    尊敬的 David：

    我现在可以看到 DAC 输出与您发送的配置、但是 SERDES PLL0 PLL1仍然显示为"Out of Lock"... 不知道发生了什么。

    警报监控建议：

    自上次 sysrefalign 同步以来、在 sysrefalign 逻辑中观察到至少一次 sysrefphase4状态。

    自上次 sysrefalign 同步以来、在 sysrefalign 逻辑中观察到至少一次 sysrefphase1状态。

    自上次 sysrefalign 同步以来、在 sysrefalign 逻辑中至少观察到一次 align_TO_R3状态。

    自上次 sysrefalign 同步以来、在 sysrefalign 逻辑中至少观察到一次 align_TO_R1状态。

    Rincewind0块中的 PLL 退出锁定。 当 PLL 锁定时、在启动时会产生错误警报。 用户必须在开始后复位此位以进行精确监控。

    Rincewind1块中的 PLL 退出锁定状态。 当 PLL 锁定时、在启动时会产生错误警报。 用户必须在开始后复位此位以进行精确监控。

    "DAC A、通道0多帧对齐错误"

    "DAC A、通道1多帧对齐错误"

    "DAC A、通道2多帧对齐错误"

    "DAC A、通道3多帧对齐错误"

    "DAC B、通道4多帧对齐错误"

    "DAC B、通道5多帧对齐错误"

    "DAC B、通道6多帧对齐错误"

    "DAC B、通道7多帧对齐错误"

    -是否有任何可能导致此错误和 PLL 解锁的硬件更改？

    -您使用的是哪个 GUI？ 我可以尝试使用相同的版本来查看这是否是软件问题。

    -此外、对于"LMK CLK 输出"选项卡、SDCLKout_PD 是否应设置为高电平？ 很多时候、我看到在我复位 DAC JESD 内核和 sysref 触发器后、它会重置为0。

    感谢您的支持！

    最棒的

    Daimeng

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    尊敬的 Daimeng：

    硬件上有几个可能会导致您的问题的因素。 首先、您可以直观地检查和验证电路板上的 C450和 C449是否已移除、因为这些会向来自 LMK 的差分时钟添加残桩。 此外、您能否移除 R1、因为这可能允许122.88MHz LMK_DACCLKSE 馈入 DAC 单端输入引脚、这可能会导致一些内部串扰。

    此致、

    David

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    感谢 David 的支持。 我仍然无法锁定、但能够看到精确的 DAC 输出。

    另一个相关的问题是、现在我尝试使用另一组频率配置进行插值 x6并最大程度地提高 SerDes 速率(同时缩小 dacclk)、但 GUI 会针对无效的 PLL 频率发出警告(请参阅下图)。

    我的问题是：

    1) 1)为什么在 SerDes 速率范围小于12.5GHz 且 DAC 时 PLL 频率无效。

    2) 2)您能否建议一组频率配置、该配置适用于 x6插值和接近12.5GHz 的串行器/解串器速率以及有效的 PLL 频率。

    谢谢！

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    尊敬的 Daimeng：

    您获得无效 PLL 频率的原因是 VCO 频率不在数据表 PLL/VCO 电气特性表中规定的 VCO 工作频率范围内。 要解决此问题、您必须调整 M 和 N 比才能获得有效的 PLL 频率。 一种接近您所需的配置是使用 M=5和 N=1、但这是较低的串行器/解串器速率。

    此致、

    David

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    TI__Guru**** 2386600 points
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    谢谢 David！ 我有一个最后相关的问题：

    为什么每个 DAC 的串行器/解串器通道数= 2个通道时，内插选项没有 x10？ 当它是4个通道时、内插具有 x10。 具有2个通道和 x10内插的限制因素是什么？

    谢谢！

    最棒的

    Daimeng

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    TI__Guru**** 2386600 points
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    尊敬的 Daimeng：

    这个限制只与内部时钟分频器和逻辑块相关、这些分频器和逻辑块被设计用来支持特定的内插和 JESD 模式组合。  

    数据表中有一个表格、显示了支持的组合。 表9：DAC38RFxx 的 JESD204B 格式请参见数据表第44页。

    此致、

    David Chaparro