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[参考译文] ADS54J66：FPGA 未生成 SYNC 信号

admin
Guru**** 2524600 points
Other Parts Discussed in Thread: ADS54J66

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/924538/ads54j66-fpga-is-not-generating-sync-signal

器件型号：ADS54J66

你(们)好

我在项目中使用的是 ADS54J66。

我将其配置为模式8 - 4421模式。

采样率为312.5MSPS。 因此，ADC 的 GTX 时钟速率为312.5MHz，Sysref 频率为312.5/64=4.8828125MHz。 串行器/解串器速率为6.25Gbps

对于 FPGA JESD、GTX 时钟为156.25MHz。  Sysref 为156.25 / 32 = 4.8828125 MHz。  串行器/解串器速率为6.25Gbps。

K = 32、F = 2  

我的查询是  

为什么 ADC 的时钟(312.5MHz)必须是 FPGA 的两倍(156.25MHz)？

在 ADS54J66 EVM 中、ADC 从 FPGA 接收 JESD 同步脉冲、但在我的硬件中、FPGA 不会生成同步脉冲、因为它没有从 ADC 接收 K28.5 (BC)字符。 我在 EVM 和硬件中使用相同的配置。 有什么关于为什么会发生这种情况的想法吗？

3.在 Vivado 中生成 JESD Rx IP 时，是否需要将时钟速率固定为156.25MHz，将 SERDES 速率固定为6.25Gbps？ 或者、JESD PHY 将根据实际硬件中提供给 GTX 的时钟自动调整速度？

4.如果 ADC 没有发送 K28.5字符，问题可能出在哪？

5.在 ADC 数据表中，当 LMFC 计数器与 Sysref 对齐(每次或仅一次)时，没有关于 SYSREF 模式(如 OneShot 或 Continuous)的指示。 请澄清这些问题。 在我的 JESD IP 中、我仅在 sysref 的第一个上升沿对齐 LMFC 计数器。  

6.在 EVM 中，如果我尝试生成斜坡信号，我将获得相同的样本4次，然后第5个样本被递增数据。 为什么会发生这种情况？？

  。

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    TI__Guru**** 2524600 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Pavan、

    为什么 ADC 的时钟(312.5MHz)必须是 FPGA 的两倍(156.25MHz)？ 当每个 ADC 使用一条信道时、FPGA 参考时钟通常为 SerDes 速率/ 40。

    在 ADS54J66 EVM 中、ADC 从 FPGA 接收 JESD 同步脉冲、但在我的硬件中、FPGA 不会生成同步脉冲、因为它没有从 ADC 接收 K28.5 (BC)字符。 我在 EVM 和硬件中使用相同的配置。 有什么关于为什么会发生这种情况的想法吗？ 在 ADC 开始发送 K28.5字符之前、FPGA 必须将 SYNC 发送为低电平。 这是 FPGA 的一个问题、因为它用于启动链路配置。

    3.在 Vivado 中生成 JESD Rx IP 时，是否需要将时钟速率固定为156.25MHz，将 SERDES 速率固定为6.25Gbps？ 或者、JESD PHY 将根据实际硬件中提供给 GTX 的时钟自动调整速度？ 不可以。但您需要咨询 Xilinx 以了解有关其 IP 工作方式的更多信息。

    4.如果 ADC 没有发送 K28.5字符，问题可能出在哪？ SYNC 不低电平、无电源、不存在采样时钟。 器件编程不正确。

    5.在 ADC 数据表中，当 LMFC 计数器与 Sysref 对齐(每次或仅一次)时，没有关于 SYSREF 模式(如 OneShot 或 Continuous)的指示。 请澄清这些问题。 在我的 JESD IP 中、我仅在 sysref 的第一个上升沿对齐 LMFC 计数器。  ADC 需要至少2个 SYSREF 脉冲。 我建议在建立链路之前使用连续 SYSREF、然后关闭 SYSREF。

    6.在 EVM 中，如果我尝试生成斜坡信号，我将获得相同的样本4次，然后第5个样本被递增数据。 为什么会发生这种情况？？ 斜坡是16位字的高14位。 两个 LSB 是噪声或静态的。 我想这就是您看到的内容。

    此致、

    Jim

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    TI__Guru**** 2524600 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Pavan、

    您拒绝了该帖子、但从未提出更多问题。

    此致、

    Jim

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    TI__Guru**** 2524600 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Jim、

    很抱歉耽误你的时间、我能够加电我的 ADC。 JESD Rx IP 将进入数据阶段。 但我有一些疑问。 如果您将其解决、这将非常有用。

      为什么 ADC 的时钟(312.5MHz)必须是 FPGA 的两倍(156.25MHz)？  当每个 ADC 使用一条信道时、FPGA 参考时钟通常为 SerDes 速率/ 40。 ADC 参考时钟 SERDES 速率/20吗？   如果是，具体原因是什么？？

     

    2、现在我的 ADC 正在工作。  我提供10MHz 的外部模拟输入、我每312.5MHz 时钟获得1个样本、但如果我在 ADC 中使用内部斜坡模式 (我正在禁用直流校正和交错引擎)、那么我将在4个时钟周期中获得相同的增量数据。 这是正确的行为吗？？  我认为我的所有配置都是正确的、因为我能够正确地绘制10MHz 数据。 这是正确的行为 吗？？

     

    3.根据数据表，通道 A、B 对应于一个 JESD204B 转换器，通道 C、D 对应于另一个。因此在 FPGA JESD Rx IP 中，与 A、B 对应的通道必须同时从 CGS 阶段流出，C、D 必须同时从 CGS 阶段流出。 但情况并非如此。 为什么？？

     

    4.斜坡数据是否独立于所有通道？ 我将会在所有通道上连续发送相同的斜坡数据、或者斜坡数据在所有通道上独立运行。 根据我得到的结果、我认为它是独立的。 如果我错了、请纠正我的问题。 如何在所有通道上同时发送相同的斜坡数据？

     

    5. ADC 输入电压?  根据数据表、  

    ADC 模拟输入的绝对最大额定值为-0.3V 至3V
    建议运行条件：偏移= 2V，峰峰值= 1.9V
    根据我的理解、ADC 可以接受任何输入、但最大电压必须小于3、最小电压必须大于-0.3。 对吧？？   
    我可以使用1V 偏移和2V 峰间电压吗？
     
     
    我的采样率为312.5MSPS。 因此、根据奈奎斯特速率、如果可以对输入信号<(312.5/2)= 156.25MHz 进行编程、则只有这样、我才能从 JESD Rx IP 重建原始信号。 对吧？？  我无法对高于156.25 MHz 的信号进行采样。 如果我这么做、那么重建将不会正确发生。

    7. ADC 输出采用二进制补码格式。 对吧？

     

    8.在 FPGA 中，我将 JESD Rx IP 的数据存储在 FIFO 中。 我将通过 UART 通信将该数据发送到 PC。 我正在执行二进制补码转换并将数据复制到测试文件中、我正在 Wavevision 中绘制它。

    现在，我必须考虑哪些参数才能进行正确的验证？？ (如 SFDR、SNR 等)  

    我正在执行二进制补码转换、然后我的文本文件中的一些示例是+ve、一些是-ve。 但当我在 Wavevision 中绘图时、显示我的样本以某个正值为中心。 为什么？？   

    PFA  

    通道 A

    输入为10MHz  

    偏移电压= 2V

    振幅= 0dBm

    e2e.ti.com/.../1614.ADC_5F00_3_5F00_Channel_5F00_A.txt

    为什么我的时域信号在 Wavevision 中以8500为中心？？  在文本文件中、它也显示负样本、但图中没有负样本。

  • 0
    TI__Guru**** 2524600 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Pavan、

      为什么 ADC 的时钟(312.5MHz)必须是 FPGA 的两倍(156.25MHz)？  当每个 ADC 使用一条信道时、FPGA 参考时钟通常为 SerDes 速率/ 40。 ADC 参考时钟 SERDES 速率/20吗？   如果是，具体原因是什么？？ ADC 参考时钟是采样时钟。 只要它在数据表规格范围内、这就是您希望它具有的任何值。 所有其他时钟都是由此产生的。  

     

    2、现在我的 ADC 正在工作。  我提供10MHz 的外部模拟输入、我每312.5MHz 时钟获得1个样本、但如果我在 ADC 中使用内部斜坡模式 (我正在禁用直流校正和交错引擎)、那么我将在4个时钟周期中获得相同的增量数据。 这是正确的行为吗？？  我认为我的所有配置都是正确的、因为我能够正确地绘制10MHz 数据。 这是正确的行为 吗？？ 是的、是的。

     

    3.根据数据表，通道 A、B 对应于一个 JESD204B 转换器，通道 C、D 对应于另一个。因此在 FPGA JESD Rx IP 中，与 A、B 对应的通道必须同时从 CGS 阶段流出，C、D 必须同时从 CGS 阶段流出。 但情况并非如此。 为什么每个通道都有自己的数据转换器。 通道 A 和 B 共享一 个 JESD 链路、而 C 和 D 共享另一个链路。 该器件可作为两个单独的 JESD 链路运行。 由于通道偏斜和偏斜差异、每个通道将在不同的时间从 CGS 中脱离。 您是对链接使用单个同步还是对2个同步？ 如果使用2个同步且它们未对齐、这将影响 CGS。

     

    4.斜坡数据是否独立于所有通道？ 我将会在所有通道上连续发送相同的斜坡数据、或者斜坡数据在所有通道上独立运行。 根据我得到的结果、我认为它是独立的。 如果我错了、请纠正我的问题。 如何在所有通道上同时发送相同的斜坡数据？ 所有斜坡未同步。 您不能同时为所有四个通道发送斜坡。

     

    5. ADC 输入电压?  根据数据表、  

    ADC 模拟输入的绝对最大额定值为-0.3V 至3V
    建议运行条件：偏移= 2V，峰峰值= 1.9V
    根据我的理解、ADC 可以接受任何输入、但最大电压必须小于3、最小电压必须大于-0.3。 对吧？？   
    我可以使用1V 偏移和2V 峰间电压吗？ 否 输入必须围绕共模电压(即2V)摆动+/-。
     
     
    我的采样率为312.5MSPS。 因此、根据奈奎斯特速率、如果可以对输入信号<(312.5/2)= 156.25MHz 进行编程、则只有这样、我才能从 JESD Rx IP 重建原始信号。 对吧？？  我无法对高于156.25 MHz 的信号进行采样。 如果我这么做、那么重建将不会正确发生。 正确。

    7. ADC 输出采用二进制补码格式。 对吗？对

     

    8.在 FPGA 中，我将 JESD Rx IP 的数据存储在 FIFO 中。 我将通过 UART 通信将该数据发送到 PC。 我正在执行二进制补码转换并将数据复制到测试文件中、我正在 Wavevision 中绘制它。

    现在，我必须考虑哪些参数才能进行正确的验证？？ (如 SFDR、SNR 等) 请参阅数据表。 SNR 应约为70dBFS、SFDR 应约为88dBc。 您应该在输入端使用带通滤波器来尝试获取这些数字。

    我正在执行二进制补码转换、然后我的文本文件中的一些示例是+ve、一些是-ve。 但当我在 Wavevision 中绘图时、显示我的样本以某个正值为中心。 为什么？？   听起来像是一个 Wavevision 问题。

    此致、

    Jim