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[参考译文] ADS54J64EVM：器件时钟和 Sysref 相位关系

admin
Guru**** 2386610 points
Other Parts Discussed in Thread: ADS54J64EVM, ADS54J64, LMK04828
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/923033/ads54j64evm-device-clock-and-sysref-phase-relation

器件型号：ADS54J64EVM
主题中讨论的其他器件： ADS54J64、 LMK04828

您好！

 

我的客户计划通过 FMC 连接器将 ADS54J64EVM 连接到其 FPGA 板。

实际上、他们尝试在没有 TSW14J56EVM 或 FPGA 板的情况下自行运行 ADS54J64EVM。

根据《ADS54J64评估模块用户指南》2.3.1，他们按照以下步骤#1至#3操作。

 

1.从开始菜单→所有程序→德州仪器→中打开 ADS54J64EVM GUI

ADS54J64 EVM。

2. GUI 启动后，验证 GUI 右上角的绿色 USB Status 指示灯是否亮起

照明。

3.在简介选项卡中、按下标有"Fclk=983.04MHz"的配置 LMK04828按钮。

 

之后、它们通过示波器观察到 DCLKOUT0 (器件时钟)和 SDCLKOUT1 (sysref)。

它们之间的相位关系在每个下电上电周期中都是不同的。

他们期望它们之间具有固定的恒定相位关系、因为它们是 JESD 器件时钟和 sysref。

为什么它们的相位关系不是确定性的？ 出什么问题了？

为了获得之间的确定性相位关系、我的客户需要做什么？

 

此致、

 

希拉诺

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    TI__Guru**** 2386610 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Hirano、

    不确定原因。 我觉得它与 LMK 使用的寄存器设置有关。  您能否附加 LMK 配置文件并将其发送到高速时钟论坛？ 他们应该能够帮助解决这个问题。

    此致、

    Jim   

  • 0
    TI__Guru**** 2386610 points
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    Jim、

     

    我附加了两个波形图、pattern1.jpg 和 pattern2.jp

    我还分别附加了寄存器 DAMP、pattern1.cfg 和 pattern2.cfg。

     

     /cfs-file/__key/communityserver-discussions-components-files/73/pattern1.cfg

    /cfs-file/__key/communityserver-discussions-components-files/73/pattern2.cfg

    查看两个图、它们之间存在1/2周期的器件时钟相位差。

    请告诉我什么是错误以及我的客户如何解决。

     

    此致、

     

    希拉诺

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    TI__Guru**** 2386610 points
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    Hirano、

    请使用附加的新文件替换 GUI 配置文件夹中的 LMK04828_config2_983M.cfg 文件、并进行尝试。 此文件夹的位置显示在附件中。

    此致、

    Jim

    e2e.ti.com/.../ADS54J64_5F00_LMK_5F00_Config.docxe2e.ti.com/.../LMK04828_5F00_config2_5F00_983M.cfg

  • 0
    TI__Guru**** 2386610 points
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    Jim、

     

    感谢您提供更正后的 LMK04828_config2_983M.cfg 文件。

     

    我的客户想知道错误是什么、以及如何更正更多细节以将这些内容反映到他们的设计中。

    请详述一下。

     

    此致、

     

    希拉诺

  • 0
    TI__Guru**** 2386610 points
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    Hirano、

    我让 LMK 专家查看这两个配置文件、他们回复了以下消息。 他们还向我发送了一个更新的配置文件(随附)。  四个寄存器略有修改。 这些是添加了注释的注释。  如果您对此有更多问题、请将其发布在高速时钟论坛上。

    此致、

    Jim

    首先、与原始 LMK04828_config2_983M.cfg 类似。 该文件指出 OSCin 频率为61.44MHz、OSCin 时钟设置为61.44MHz、但 VCO 分频器为24、预分频器为2 (2949.12/(2*24)= 61.44MHz)、 PLL2 R 分频器在禁用 OSCin 乘法器的情况下设置为2 (61.44MHz/2 = 30.72MHz)，因此相位检测器频率不匹配。 如果我假设 OSCin 上的 VCXO 频率实际上是122.88MHz、则情况会再次发生(除了0x162的设置现在不正确、可能会导致系统出现 VCO 校准问题)。 新文件已正确设置此项。 我不认为这会导致您看到的问题，但这是需要解决的问题。 我将假定 VCXO 频率在所有情况下都为122.88MHz，在这种情况下设置0x162[4：2]= 0x1。

     

    我认为、文件存在延迟差异是很有意义的。 旧文件的器件时钟数字延迟设置为 CNTH=5、CNTL=5、SYSREF 设置为 BYPASS。 新文件在所有时钟输出上禁用了数字延迟、CNTH=5、CNTL=5、SYSREF 都设置为旁路模式。 两个文件具有相同的 SYSREF 数字延迟值。 数字延迟值将相差10个 VCO 周期±、无论两者之间的差异是什么、首先启用数字延迟。 客户测量结果表明差异约为2ns，VCO=2949.12MHz 时对应于大约6VCO 周期的延迟差异–我无法完全计算10与6的差异，但我怀疑在分频器上启用/禁用数字延迟之间存在静态偏移。

     

    使文件的运行方式相同的最简单方法是打开数字延迟(0x106 = 0x70、0x10E = 0x70)。 此外、新文件应首次将0x143写入0x91而不是0x11、以确保 SYSREF_CLR 被置位、并且在您为 SYSREF_DDLY 块加电时 SYSREF 数字延迟计数器会被复位。

     

    我在新文件注释中看到了一个问题，因此为了解决这一行问题：新文件可以在同步过程中写入0x140 0x01，看起来您从未使用过 SYSREF 脉冲器，因此关闭它以节省电流。 SYSREF_PD 和 SYSREF_DDLY_PD 模块可以(对于 SYSREF_PD、必须)保持开启状态而不会中断运行。

    e2e.ti.com/.../LMK04828_5F00_config2_5F00_983M_5F00_new_5F00_DPupdate.cfg