[参考译文] ADS131E08：ADS131E08输出数据速率降低两倍

Mikhail、

我不确定这里有什么问题、但客户可以检查一些问题。 首先、我让他们尝试切换 START 引脚(或命令)以查看稳定时间的长度。 您可以在数据表的图31中看到/DRDY 上的稳定时间、如下所示。

当 START 引脚上升时、/DRDY 会变为高电平、并在数字滤波器复位并再次填充时保持高电平。 对于 DR[2：0]=101的设置、稳定时间应该大约为2.25ms。 这可以在表5中找到、其中 fCLK 设置为2.048MHz。

在这种情况下、我还会测量/DRDY 脉冲的宽度、以检查主时钟。 它的宽度应约为1.95us。 对于这些测量、它们应该验证时钟频率是否正确、DR[2：0]设置是否正确(除了通过读取寄存器)。

一个可能的问题是客户测量/DRDY 脉冲以查看数据速率的方式。 如前所述、/DRDY 脉冲宽度为1.95us、但数据周期应为500us。 这意味着示波器显示的脉冲与脉冲周期相比非常窄。 如果示波器快照放大得太大、示波器快照的分辨率可能太粗、无法查看每个/DRDY 脉冲(并且可能会丢失每个其他脉冲)。 我提到这一点是因为我之前被问及的问题与此类似。

无论如何、您是否让客户检查启动/DRDY 趋稳时间。

吴约瑟

约瑟夫的好日子

感谢您的回答。 客户做了范围。 请参阅随附的内容。 很高兴您能告诉我们这里可能出现的问题。

客户通过软件检查了稳定时间、得到280ms。 示波器也显示相同的时间。

C1 -黄色-启动信号(50msec / div)

C2 -绿色-/DRDY (在280ms 后出现)

缩放：

1Div = 1msec。 ADC 编程为2kHz。 信号每1ms 传输一次、但对于2kHz、信号应每500uec 传输一次。

客户通过读取寄存器的值来检查所有寄存器。 所有内容均正确放置。

此外、客户还尝试了32kHz 并获得了16位数据、但/DRDY 信号就像16kHz 一样。

谢谢、Mikhail

Mikhail、

我仍然不确定是什么问题、但我仍想继续检查一些问题。 首先、我在上一篇文章中提到、我希望客户显示/DRDY 脉冲的宽度、且脉冲宽度应约为1.95us。 我想在示波器屏幕截图中看到这一点。 我还想验证 fCLK 频率。 最初您提到他们使用的是内部时钟、但我希望您验证他们没有使用外部时钟、如果他们使用的是外部时钟、请让他们测量 fCLK 频率。

我检查时钟的原因是、示波器快照看起来仍然意味着 fCLK 是预期的一半。 它不仅是/DRDY 周期、还包括/START 变为高电平后/DRDY 处于高电平的时间量。 通常、这将是我在上一篇文章中显示的表中的2.25ms。 但是、客户返回报告说这个时间周期为280ms。 这比数字滤波器复位的稳定时间(乘以>100x)所需的时间大得多。 他们是否使用 START 引脚进行此测试？ 如果他们使用 START 命令、这是否不同？

器件中只有两倍达到数百毫秒的量程。 首次加电后/DRDY 处于低电平的时间约为150us。 其次、完成偏移校准的时间也大约为153us。 但是、如果 fCLK 为预期值的一半、则数据周期将为1ms、而不是预期的500us、并且启动时间和偏移校准时间也将关闭2倍、这两个时间都大约为300ms。

同样、让客户验证 fCLK 周期、然后验证 SCLK 脉冲宽度。 之后、他们可以检查启动时间和偏移校准时间、只是验证任何其他器件时间。

如果这似乎都不是问题、我希望让他们读回所有寄存器、并使用所有寄存器值报告整个寄存器映射设置。 此时获取原理图也可能会有所帮助。

吴约瑟

约瑟夫的好日子

请查看客户对您的问题的回答：

1) 1)/DRDY 的长度约为1.95 μ s、示波器如下所示

2)客户删除(未使用)校准命令、并在 START 和/DRDY 信号之间的间隔时间约为4.5毫秒(比表中的值高两倍)。

客户不使用外部晶体(使用内部发生器)。 可以使用一个用力的(通过雅速设置)、如在一个演示中所示。

3) 3)客户还测量外部晶体的频率、其频率为2MHz

4) SPI 频率为20MHz (C1 = 19.98MHz)

写入/读取后的寄存器设置：

CONFIG1 = C5h

配置2 = 12h

配置3 = E9h (LSB 应为"0"、但客户读为"1")

谢谢、Mikhail

Mikhail、

对于数据速率、我仍然没有好的答案。 对于/DRDY、脉宽1.95us 是2.048MHz 的理想选择。 但是、从之前的帖子中、起始脉冲上升至/DRDY 下降仍然很远(预计为2.25ms、但将达到280ms)。 我仍然希望客户尝试这个、因为它应该相当于3个具有一些开销的 ADC 读取。 除了/DRDY 脉冲外、这将确保 ADC 在转换模式下的时序。 也可以查看偏移校准的时序、因为这是通过设定数量的 ADC 读取来完成的、我们也可以查看这一点。

查看配置、这是根据客户设置器件的方式。 这对我来说也很好。

CONFIG1：C5h
多数据读回模式
振荡器时钟输出被禁用
CLKSEL 引脚= 1
使用内部振荡器
数据速率为2kSPS

配置2：12h
未使用测试信号

配置3：E9h
启用内部基准缓冲器
内部 VREF=4V

SCLK 20MHz

我想确定的一点是、这些寄存器是否被读回以确定寄存器内容。 具体而言、我想验证 Config1位7的回读、只是为了确保它不是0。 我认为这可能会影响器件的数据速率、并使其减半。

除了这些注释之外、我还希望客户将输入短路以读取 ADC、并绘制几次 ADC 读取的 SPI 通信图。 如果示波器正在下降/DRDY 脉冲、这可能是/DRDY 的更好视图。 在中的第一个 SCLK 之后、读取将强制/DRDY 为高电平。 最后一个问题是、这种影响是在多个电路板上看到的、还是它们只查看了一个电路板？

吴约瑟

约瑟夫的好日子

请参阅以下客户答案：

1) 1)客户观察到的280毫秒时间与设置校准相关。 他关闭了此校准、从开始到/DRDY 的时间变为4.5毫秒。 比表中的时间长两倍。

2) 2)客户在从 ADC 读取上述寄存器后检查了这些寄存器(在我之前的帖子中)。 一个软件正在检查寄存器的读写情况、如果它们不一样、系统会报告错误。

3)/DRDY 信号客户在没有 SCLK 时间的情况下通过示波器进行检查、结果延长了两倍。

4)在两个不同的器件(不同的硬件)中具有相同的行为、并且有两个不同的软件工程师。

谢谢、Mikhail

还附加了器件的顶部标记。

Mikhail、

我几乎不知道这一个问题的原因、但这里是另一件值得尝试的事情。 您是否可以让客户读取 ID 控制寄存器(地址00h)并报告结果？ 我只是想检查该寄存器的状态。

我联系了过去支持此器件的另一位应用工程师。 在过去两年中、我一直为该器件提供支持、他一直为其提供支持。 他也不知道问题是什么。 他建议他们也使用内部振荡器来探测这一点。 他意识到、他们已经使用外部时钟完成了这一操作、但它是另一个数据点、仅用于检查器件中的内部时钟。

他问过有多少个设备发生了这种情况、但我不知道他是否看到客户在上一个帖子中已经尝试过两个设备。

这可能需要一些时间、但我将与设计团队核实、看看他们是否对此有任何想法。 我不知道还有其他类似的问题、但我也会检查是否有任何报告。

吴约瑟

约瑟夫的好日子

谢谢！ 我将会等待任何消息。

您能告诉我如何检查内部发生器的频率吗？

还会回答您关于 ID 控制寄存器的问题。 客户告知 D2h 的值

谢谢、Mikhail

Mikhail、

当 CLKSEL 引脚=1且 CLK_EN 位被设定为1时、内部振荡器可被引出至 CLK 引脚。 CLK_EN 位于 CONFIG1寄存器中。 此外、D2h 是 ID 寄存器的正确读数。

但是、我确实与另一位应用工程师进行了交谈、他回顾了这一点、并注意到我错过了一些寄存器设置。 首先、客户告知 CONFIG1寄存器设置为 C5h。 这是无效设置。 如果您看一下 CONFIG1寄存器、则保留位4应设置为1。 此设置应为 D5h。

另外、客户告知 CONFIG2寄存器设为12h。 这也是无效设置。 位7：5也被保留并且应该被设定为1。 所有值都相等、此设置应为 F2。

这些保留位设置可能对器件的运行很重要。 有时、这些用于替代未使用模式、因此检查它们非常重要。 我将确保他们认真遵循这些原则。 让客户进行这些更改、看看它是否正确设置了数据速率。 我可能会在检查内部振荡器频率之前查看这些设置。

吴约瑟

Mikhail、

我没有提到的另一个注意事项是、我们通常不会在数据转换器的电源或接地中使用电感器。 在这些器件中、将存在一定数量的数字电流、并且使用电感器将使电压电源尖峰、数字电流中的 L (di/dt)较大。 对于原理图中的任何测试(L1E1)、我都会将电感器短路。

吴约瑟