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[参考译文] DAC38J84：高速 DAC 警报

admin
Guru**** 2553450 points
Other Parts Discussed in Thread: DAC38J84, LMK04826

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/928214/dac38j84-dac-alarms-at-high-speed

器件型号：DAC38J84
主题中讨论的其他器件： LMK04826

你(们)好


我们遇到了 DAC38J84问题。

FPGA            -- Virtex 7.
时钟发生器  -- LMK04826
DAC             DAC38J84

在 DAC34J84中、有一些错误/警报指示


a. 8b/10b 视差误差
b. 8b/10b 不在表代码中错误
c.代码同步错误
d.弹性缓冲区溢出错误
e.链路配置错误
f. 帧对齐错误
g.多帧对齐错误
h. FIFO 已满
i. FIFO 为空

 

我们将 DAC 配置为两种模式

低速312.5MSPS 采样率下。
2.高速2.5GSPS 采样率。

案例1：低速

串行器/解串器速率             = 6.25Gbps
LMK 时钟频率至 FPGA  = 156.25MHz (SERDES 速率/ 40)
将 LMK 时钟频率更改为 DAC  = 312.50MHz
SYSREF 频率         = 4.8828125MHz (FPGA 时钟/ 64)
内插             = x 1
DAC 的输出数据      =单个25MHz

 

我们将测量进入 FPGA 和 DAC 的时钟。 它们符合规格。
在低速下、我们能够从 DAC 捕获正确的数据。
JESD 链路已建立、DAC 中没有警报。

案例2：高速

串行器/解串器速率            = 6.25Gbps
LMK 时钟频率至 FPGA = 156.25MHz (SERDES 速率/ 40)
LMK 时钟频率至 DAC  = 2.5GHz
SYSREF 频率        = 4.8828125MHz (FPGA 时钟/ 64)
内插            = x 8
DAC 的输出数据     =单个25MHz

 

我们将测量进入 FPGA 和 DAC 的时钟。 它们符合规格。
高速时、我们无法从 DAC 捕获正确的数据。
JESD 同步信号持续切换、DAC 中存在警报。

 

我们将在高速下获得以下警报/错误指示
a. 8b/10b 视差误差
b. 8b/10b 不在表代码中错误
c.代码同步错误
d.弹性缓冲区溢出错误
E.帧对齐错误
f.多帧对齐错误
g. FIFO 已满
h. FIFO 为空

 

这些错误表明高速 JESD 链路存在问题。

如果您指导我们解决此问题、将会有所帮助

请查找附件：

低速和高速时的 LMK 配置文件
2.低速和高速 DAC 配置文件
低速 DAC 输出

e2e.ti.com/.../8231.LMK1_5F00_LOW_5F00_SPEED.txt

e2e.ti.com/.../5516.LMK1_5F00_HI_5F00_SPEED.txt

e2e.ti.com/.../DAC_5F00_configurations_5F00_Low_5F00_speed.txt

e2e.ti.com/.../DAC_5F00_configurations_5F00_High_5F00_speed.txt

谢谢你

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    TI__Guru**** 2553450 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    大家好、Pavan、

    第一个问题是 SerDes FIFO 错误。 这意味着来自 Virtex 7的速率与所需的6.25Gbps 不匹配。 我注意到低速和高速之间的 LMK 设置是不同的。 理论上、如果您使用的是 DAC38J84 EVM、FPGA 时钟和 SYSREF 时钟应保持不变。 请仔细检查这些设置、因为它们可能不正确。 请确认您使用的是 EVM 还是您设计的其他 PCB 板。  

    谢谢。  

  • 0
    TI__Guru**** 2553450 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你(们)好

    在高速和低速模式下、FPGA Clk 和 SYSREF 必须相同。

    我将维护这一点、您已解决的配置是 DAC 时钟。 DAC 的时钟在不同的速度下是不同的。

    那么，现在如何解决 SERDES FIFO 警报？？  

  • 0
    TI__Guru**** 2553450 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    大家好、Pavan、

    串行器/解串器 FIFO 警报是由于在 DAC38j84的 SRX 处接收到的串行器/解串器输入(来自 FPGA)与串行器/解串器速率之间存在轻微的速率不匹配。 我建议您仔细检查 FPGA 的串行器/解串器 PLL、以确保其始终正确锁定。 此外、请检查 FPGA 和 DAC 器件是否已将参考时钟锁定到公共源。 如果它们是异步的(即两个基准是频率锁定的、但不是锁相的)、则 FPGA TX 速率可能逐渐偏离 DAC RX 速率、并导致 FIFO 错误。

    －Kang

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    TI__Guru**** 2553450 points
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    Pavan、

    为什么要在文件末尾写入重复的寄存器？ 我认为其中一些设置错误。 请尝试 使用以下选项：

    添加0x25数据0x6000

    添加0x3B 数据0x3800

    添加0x3C 数据0x228

    添加0x3E 数据0x108

    此致、

    Jim  

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    TI__Guru**** 2553450 points
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    你(们)好

    FPGA 和 DAC 具有相同的时钟源(LMK04826B)

    时钟 的长度在 LMK 到 FPGA 和 LMK 到 DAC 之间进行匹配。

    因此它们是同步的

    当我仅运行一个 DAC 时、我不会得到此结果

    当我访问5个 DAC 时、遇到 SERDES FIFO 错误  

  • 0
    TI__Guru**** 2553450 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好、Jim

    当我从 DAC38J8X GUI 加载配置时 、我将在最后获得这些配置

    因此、我遵循的是相同的东西

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    TI__Guru**** 2553450 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Pavan、

    我也使用了 GUI、我的三个设置与您发送的设置不匹配。

    尝试为以下地址发送的值：

    添加0x3B 数据0x3800

    添加0x3C 数据0x228

    添加0x3E 数据0x108

    此致、

    Jim

  • 0
    TI__Guru**** 2553450 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Pavan、

    那么、您有一个板、其中一个 FPGA 连接到5个 DAC？ 为您提供的更多问题：

    1.是否只有一个 DAC 工作、或者如果单独工作、则所有5个 DAC 工作？

    2.如果您只使用2个 DAC 或3个 DAC 或4个 DAC 操作、会发生什么情况？

    3. 您能否发送原理图？

    4.使用案例1时、所有5项是否正常工作？

    5. 您是否尝试过大小写1和大小写2速率之间的采样率？

    6.在案例2中，所有5个寄存器的值是否相同？ 您能否进行回读以确保所有内容均已正确编程？

    此致、

    Jim