您好 Ben、

干扰是否与通信的数字边缘相对应？ 如果是、那么我希望您遇到一些数字馈通问题。 请观看这些培训视频、详细了解数字串扰和干扰的一些来源。

减少馈通的最佳方法是确保从电源电路到接地电流返回点有一条低阻抗路径。  此器件只有一个接地引脚、但它有一个 VREFL 引脚。   

您是否认为您可以发布布局以供审核？

谢谢、

Paul

感谢您的回复和视频。 我看到了他们、但我认为我的布局遵循他们的建议。 我很确定我已经排除了数字耦合是个问题：我减慢了 DAC 时钟、当我发送 DAC 命令时没有效果(设置地址选择= 2、例如、当硬件地址为0时)、我在每个命令中看到两个毛刺脉冲。 一个毛刺脉冲是400ns 宽的负脉冲、在 SYNC 线路变为低电平后恰好启动200ns。 另一个毛刺脉冲是正的、恰好在第24个 SCLK 周期下降后200ns 发生。 如果这是来自 SYNC 信号的数字耦合、我预计会在上升沿和下降沿看到毛刺脉冲。 同样、SCLK 和 DIN 也被排除、因为我在所有其他转换期间都看不到噪声。 我认为这意味着、当 SYNC 变为低电平时、在第24个时钟周期之后、DAC 在内部执行一些操作、这会导致我的电路出现毛刺脉冲。

通过这种发送功能不运行命令的设置、I (保守地说)可测量通道 A 的干扰能量为0.35nV-s、通道 B 和 C 的干扰能量为0.7nV-s、通道 D 的干扰能量为0.4nV-s

如果我将 DAC 输出跳过200mV (软件 LDAC)并查看其他通道上的毛刺脉冲、我将获得与使用 no-op 命令相同的结果、但跳过通道 A 并查看通道 B 上的毛刺脉冲时除外。在本例中、我看到毛刺脉冲能量的两倍： 1.4nV-s 毛刺脉冲能量不是 DAC 输出跳转大小的函数、但似乎与 DAC 代码变化有关。

最后、我让每个通道从值0x7FFF 跳转到0x8000 (再次使用软件 LDAC)、并查看所有通道上的干扰。 在大多数情况下、我看到的干扰与以前一样。 通道 A 为0.35nV-s、通道 B 和 C 为0.7nV-s、通道 D 为0.4nV-s。但同样、在更新通道 A 时、我在通道 B 上看到1.4nV-s 干扰。但是、在更新通道 C 时、我也看到通道 C 上的1.3nV 干扰

这种行为有哪些原因？ 由于某种原因、通道 B 和 C 对任何命令更新比通道 A 和 D 更敏感。此外、似乎没有从一个 DAC 通道输出到另一个 DAC 通道输出的明显串扰、但对于某些通道上的 DAC 代码更改、存在干扰串扰。 如果 DAC 通道 A 的输出不影响通道 B、为什么将通道 A 上的 DAC 代码从0x7FFF 更改为0x8000会导致通道 B 上出现较大的干扰？ 我希望典型的 DAC 代码变化毛刺会通过 Vref 中因负载变化而产生的内部毛刺对所有通道产生同等影响。 似乎通道 B 和 C 具有额外的噪声耦合方式。 对于通道 B、它在通道 A 上的代码变化上、对于通道 C、它在同一通道上的代码变化(或 DAC 变化、很难分离)。  

下面是布局图-- 布局使用单个接地层进行模拟和数字，但存在基于组件放置的虚拟分割。 在 DAC8554中是原点、然后数字信号上升、模拟信号下降。 IOVdd 和 AVDD 由其自己的稳压器生成、VREFH 也是如此。 VREFL 接地。 布局基本上是单层设计、其他层提供电源或接地层。

如果对可能发生的事情或试图缩小问题范围的测试有任何想法，将会非常感激。 谢谢、

本

您好！

在我看来、通过适当的模拟和数字信号分离、您的布局看起来很好。

您能否使用适当的触发器(LDAC 或 SYNC 以供参考)发布最差信道和良好信道的测量范围截图？

最后、请提供 SCLK 信号的示波器截图、只需检查信号保真度即可。

快速检查其数字耦合是否存在、您可以减少 IOVDD 或降低 SCLK 的速度。

如果它与数字耦合相关、您应该会看到振幅成比例变化。

此致、

AK

感谢您的回复。 附件是一些示波器快照。 在此设置中、我使用软 LDAC (DB21 = 0和 DB20 = 1)将 DAC 通道 A 从0x7FFF 更新为0x8000。 我查看通道 A 和 B 上的 DAC 输出。O-示波器上的 DAC 输出具有5倍增益(和1.6MHz 一阶低通滤波器)、并从0-4.096V 重新分频至+/-10.24V。 黄色表示 DAC 通道 A、青色表示 DAC 通道 B。SCLK 为粉色、蓝色表示同步线路。  下图显示了256次激发的 O 示波器平均值。  

这是相同的设置、但没有使用 O 示波器平均。

这里的通道是相同的、但我们被缩小以查看 SCK 的完整24个周期和 SYNC 线路的脉冲。 第一张图片是平均值计算、第二张图片没有平均值计算。

我将研究如何调整 IOVDD、但我认为这在我的电路中有所涉及。  

感谢您的帮助、

本

您好！

我正在与 我的潜在客户设计人员核实、以便更详细地了解这一点。 同时、您能否进行我建议的另一个实验、尽管我很确定它与数字耦合无关。 只想排除该变量:)

此致、

AK

您好！

我与我的设计团队进行了检查、我们得出结论、这可能是器件的内部布局问题。

在  考虑布局耦合效应的可能性时、1.4nV-s 也是一个低电平毛刺脉冲。 由于这些是非常旧的器件(超过15年)、因此我们在现阶段无法做更多的事情。  此外、如果您查看数据表中的毛刺脉冲能量规格、则只 会写入典型值(0.15nV-s)、因此最大值可能会略高于该值。

希望您现在了解这一点。 由此给您带来的不便、我们深表歉意。

此致、

AK

只需确认一下、虽然0.16nV-s 是 DAC8554的典型毛刺脉冲能量规格、但数据表显示了许多 DAC 代码变化、变化不超过0.08nV-s。 在任一种情况下、1.4nV-s 的毛刺脉冲几乎是典型规格的10倍(和相同 DAC 代码变化图中所示的20倍)、这似乎比典型值高得多、无法在规格中加以考虑。

此外、我能够将 IOVDD 从3.6V 调整到4.2V、但观察到干扰能量没有差异。

谢谢、

本

您好 Ben、

请注意、VREFL 和 GND 在布局中与接地层共用一个过孔。  这不一定是导致这种情况的原因、但它肯定会产生影响、因为数字接地电流现在将偏置基准的低侧。  当 SYNC 线路变为低电平或高电平时、您会看到一个几乎相似的毛刺脉冲。  实际上、我想、如果您只是切换 SYNC 引脚并且没有发出任何命令、您会看到同样的干扰。  (您认为您可以尝试并分享结果吗？)

如果可能、让我们尝试一个实验：

我在您的电路板上看不到原理图、但我假设您使用的是一个、并且它具有接地或接地感应引脚。  我希望您使用一把刀、切断将 VREFL 连接至 GND 引脚/过孔的迹线。  我用红色画了一条线。  然后、我还希望您使用一根小线将 VREFL 引脚(通过使用电容器上的焊盘)连接到 VREF 源极接地。  我希望当您这么做时、CS 线路对输出的影响不大。  话虽如此、导线可能会导致较高的实际代码对代码干扰。

谢谢、

Paul

尊敬的  Paul_Frost： -

感谢您查看此内容和建议。 这是一个很好的发现、在地面上共享一个过孔。 我一定会在下一个版本中修复该问题、并讨论如何在下面测试该问题、但首先我想展示更多有关同步干扰的数据。

同步干扰

之前、我看到同步上的干扰变低、但不高、但您建议只切换同步线路是一个很好的建议、当我这么做时、我没有看到干扰。 这与我之前看到的情况不一致。 我发现干扰取决于 DAC 状态的变化。 以下是事件序列：

切换同步->发送0x7FFF 至带软 LDAC 的 DACA ->切换同步-> 发送0x8000至带软 LDAC 的 DACA ->等待->重复

 无干扰          大干扰                         干扰              干扰

反转顺序反转行为：

切换同步->通过软 LDAC 将0x8000发送到 DACA ->切换同步-> 通过软 LDAC 将0x7FFF 发送到 DACA ->等待->重复

 干扰              干扰                         无 干扰              干扰更大

在某种程度上、DACA 的状态会影响切换同步线路时 DACB 上是否出现毛刺脉冲。 这似乎很奇怪、因此我连续执行了两个同步脉冲、并且我只在将 DACA 更新为0x7FFF 后、第一次变为低电平时才会看到毛刺脉冲。 我不知道为什么。 下面是显示效果的图片、第一个为0x8000->0x7FFF、第二个为反向。 这并不是很容易辨别的、但当同步线路变为低电平时、实际上只有一个干扰、并且在第二个脉冲之前完全解决了该干扰(其中没有干扰)。

青色是 DAC 通道 B 输出；粉色是 DIN；黄色是 SCLK；蓝色是同步。  

VREFL 接地

我不确定我是否理解您的评论"但我假设您使用的是接地引脚或接地感应引脚"、因此您可能可以澄清。 我将一个接地层用于所有接地(数字、VREFL、模拟)、并且我正在尝试根据模拟和数字接地之间的位置来实现实际上的分离接地层。 我肯定会看到引脚5 (VREFL)和引脚6 (GND)共用一个过孔的问题。

我还不是完全确定如何实现这一点、但我想知道您对通过而不是5号引脚切割引脚6的迹线有何想法。 这样、我接通的"不良"接地连接将位于 PIN6接地而不是 VREFL 接地引脚上。 我想引脚5 VREFL 引脚对噪声和接地漂移更敏感、所以保持更好的接地连接。 你怎么看？ 当然、如果我这么做、我没有焊垫来焊接到引脚6、而且我还需要提升5V 电容、通过对5V 线路进行滤波、使其到达同一接地、因此这可能不太合理。 但是、如果您认为这是一个更好的测试/解决方案、我将更仔细地研究如何找到实现它的方法。

此外、我想知道、您是否有任何想法可以导致该干扰在各个通道之间不对称。 我希望糟糕的 VREFL 接地连接会导致所有通道上同样的毛刺脉冲、而不仅仅是通道 B、在更新 DAC 通道 A 时也不是特别如此。或者、我是否缺少一些关于这个问题如何耦合到芯片中的信息？

再次感谢大家的帮助、

本

您好 Ben、

我需要一些时间来查看这一点、但我只想快速检查的一点是：您能否确认 LDAC 引脚处于什么状态？ 该引脚是否浮动？  当您使用 LDAC 引脚而不是软件 LDAC 时、毛刺脉冲行为是否会发生显著变化？

你好 Paul --

除非我提到切换 LDAC 引脚、否则 LDAC 引脚为低电平。 上面的照片显示了 SYNC 引脚切换、如果我移除了软 LDAC、我仍然会看到同步的相同行为、这会在(无 LDAC)更新后导致毛刺脉冲。 但是、从更新到0x8000的干扰消失了、而转到0x7FFF 时的干扰变小、但仍然显著。 大致上、LDAC 的毛刺脉冲(软或硬)与其他毛刺脉冲一样糟糕。 (我希望如果我修复第一个问题、LDAC 干扰可能也会得到修复)。  当使用硬 LDAC 而不是软 LDAC 时、我看到的干扰稍多、我认为这只是在所有通道上(使用软)执行 LDAC。 但是、第24个时钟周期的下降上的毛刺发生在有无软(或硬) LDAC 的情况下。

如果您有任何疑问或希望我获取任何数据、请告诉我。

谢谢！

本

保罗----

很抱歉、如果这两个帖子、我的最后一个回复似乎丢失了。  

通常、LDAC 引脚为低电平。 我做了一些测试、没有执行软 LDAC、也没有使用 LDAC 引脚、结果没有什么大影响。 LDAC 引脚确实会产生更大的干扰、但我认为这是因为它会在所有通道上更新、而不是仅更新一个通道。  

我看到的奇怪现象是、即使没有 LDAC (硬或软)也会出现毛刺脉冲。 在上图中、当同步引脚切换时、如果我移除软 LDAC、则进入0x8000时的干扰消失、进入0x7FFF 的干扰变小一些、但同步干扰保持不变、0x7FFF 干扰仍然显著。 更新 DAC 产生的干扰似乎与更新内部 DAC 寄存器但不更新 DAC 输出产生的干扰具有大致相同的振幅。 我主要关注的是后一种更奇怪、更少使用电路的想法、因此更有可能成为根本问题。 但无论如何、硬 LDAC 与软 LDAC 似乎没有太大影响。  

如果您还有任何疑问、请告诉我、如果有一些数据对我有所帮助。

谢谢！

本

您好 Ben、

我想、我们可能会看到 LDAC 处于低电平并使用软 LDAC 的一些复杂效应。  如果只使用 LDAC 引脚更新器件、您能否确认会发生什么情况？ (请勿发布软 LDAC)。  然后、您能否将 LDAC 置为高电平并查看如果您只发出软件 LDAC 命令进行更新会发生什么情况？ (您可能已经完成此测试)。

谢谢、

Paul

保罗----

感谢您的回答。 这是我所做的。 我将 LDAC 设置为低电平、然后发送 SPI 命令来设置(不使用软 LDAC)将 DAC 通道 A 更新为0x7FFF、然后更新为0x8000。 然后、我将 LDAC 脉冲为高电平、然后再次将其拉低。  在第二个测试中、我对执行了相同的操作、但我最初将 LDAC 设置为高电平并将其脉冲为低电平。 然后、我查看了 DAC 通道 B 上的毛刺脉冲

以下是这两种设置的图。 蓝色表示 SYNC、黄色表示 SCLK、青色表示 DAC B (5倍增益)。 紫色是 LDAC 引脚。 如您所见、无论 LDAC 引脚为高电平或低电平、第一个命令的第24个 SCLK 边沿和第二个命令的 SYNC 变为低电平时仍然存在毛刺脉冲。 当 LDAC 引脚切换为高电平或低电平时、干扰会大得多、我不知道如何弥补这一点。 当它变为高电平时、它将更新所有4个 DAC 通道、因此我预计会出现一些干扰、但当 LDAC 变为低电平时不会发生任何情况。  有什么想法？

我希望这对您有所帮助。 如果您对数据有任何疑问、或者需要获取更多数据、请告诉我、这将非常有用。  

谢谢、

您好 Ben、

这是一个非常有趣的数据，虽然我看不出有什么很确切的东西。  第二个图对我来说似乎最有意义、因为该下降 LDAC 边沿实际上应该导致 DAC 更新。   

您是否实现了非常快的逻辑边沿？ 您是否能够调整 IO 引脚的驱动强度？

我想知道、如果您在两条命令上写入相同的值、或者写入无效的命令、即仅8位数据、这会是什么样的。  如果它是可重复的、那么我怀疑这只是电路板或器件的数字串扰问题。   

您能否对我建议的 GND 引脚修改进行干涸？

谢谢、

Paul

保罗----

我不认为干扰来自 LDAC 引脚上的信号、仅仅是因为引脚驱动器和 LDAC 布线的 PCB 布局与 SCLK、DIN 和 SYNC 引脚的布局几乎相同、我在这些引脚上看不到任何干扰、 因此、在某种程度上、布局必须导致该布线上的干扰比其他布线严重~100倍。  所有这些引脚均以硬件支持的最低驱动强度进行驱动。 我确实将 LDAC 引脚驱动器上的驱动强度增加了6倍、但毛刺脉冲没有变化。 但奇怪的是、LDAC 引脚的两个边沿都出现毛刺脉冲。

我获取了上一个帖子中获取的相同数据、但我添加了更多 LDAC 脉冲。 无论之前是否有 DAC 更新(即加载新的内容)、每个 LDAC 脉冲的毛刺脉冲看起来都一样。 我认为这相当于发送无效命令。 下面是该数据的 O 示波器跟踪、第二幅图放大了干扰的一个位。 对于图中的第一次 LDAC 更新，毛刺脉冲大小看起来要小一点，但这是一个 O 示波器时间刻度的伪影--当我放大以真正看到脉冲时，所有4个看起来都是一样的。

我将切断您建议的接地线迹、看看它是否起作用。 希望这些数据会很有趣/有用。  

感谢您的所有帮助、

您好 Ben、

我非常想了解更改接地连接后的行为。  由于芯片中的某些布局、LDAC 可能具有更高的数字馈通、但我以前没有看到这个问题。

谢谢、
Paul

我最终没有切断迹线、因为引脚5和引脚6连接在建议切断迹线的上游的电容垫上、所以我认为我们仍然有同样的问题、即两个接地共用一个用于返回电流的单个过孔。 相反、我所做的是、我提起了 DAC8554上的引脚5。 我在 Vref 焊盘上垂直放置了 Vref 电容器、并将电容器顶部连接到引脚5、然后在引脚5与地之间运行一根导线。 我认为这可以满足您的需求：5V 返回电流(引脚6)通过与 Vref 电路上的任何元件隔离的过孔接地。 Vref 在引脚3和5之间具有电容滤波功能、引脚5通过仅与模拟 Vref 偏置电路共享的过孔接地。  

遗憾的是、这对干扰没有任何影响、因为它看起来与我之前上传的帖子相同。  

我的想法已经用完了。 对要检查/测试的事项有什么想法？

谢谢、

嗯... 我也没有想法。  您可以尝试最后一次测试吗？ 您能否在外部以非常慢的边沿驱动 LDAC？ 例如、使用具有极低电流限制(~1mA)的电源输出。  我希望边沿较慢、如<1V/ms。  当 LDAC 信号超过 VIL 阈值时、毛刺脉冲是否消失？  如果干扰是由 LDAC 更新的某些内部机制引起的、或者干扰是由一些寄生馈通引起的、那么这将会缩小。   

不过，公平地说，这两种情况都不容易得到补救。  如果器件内部存在一些寄生布局问题、则我们可能会受困于行为。

还有一点需要澄清-这是否仅存在于一个电路板上？ 或者您的所有电路板(如果您构建了多个电路板)？

谢谢、

Paul

我能够使用锯齿斜坡驱动 LDAC 引脚、因此在一个方向上具有非常慢的压摆率。 然后我将其反转、使低速率处于另一个转换状态。 在强制情况下(低->高快速、低->高慢速、高->低快速、高->慢)，干扰没有明显的区别。 我有多个板、因此我可以测试多个板上的干扰是否相同。 我会告诉您我发现了什么。

在下图中、黄色迹线是 LDAC 引脚、青色是 DAC 通道 B 干扰。  

谢谢、

保罗----

我尝试了一个全新的电路板、看到了相同的毛刺。 但是、在设置它时、我发现了一些有趣的东西。 我意外地将 Vref 禁用(Vref 由 MAX6070生成、该 MAX6070具有一个可由我控制的使能引脚)。 在这种情况下、Vref 为0V、至少当电路关闭时、Vref 的接地阻抗为1.5k 欧姆。 在这种情况下、我完全看不到干扰。 当我重新启用 VREF 时、干扰会恢复。 但真正令人惊讶的是时间范围。 如果我使用干扰板并禁用 VREF、则 VREF 电压会从4.096V 降至0V、并出现指数衰减和~50ms 的时间常数。 但干扰在大约1秒内以线性方式下降。 这很难进行定量测量、因为当 O 示波器配置为长时、我看不到毛刺脉冲、但在~100ms 后、VREF 基本上为0V、但毛刺脉冲大约为其原始强度的75%。 在禁用 VREF 半秒后、Vref 肯定为0V、并且干扰达到其原始值的1/2或1/3。 大约一秒钟后、干扰太小、无法测量。

有什么想法、这意味着什么？ 我应该更加仔细地看什么？ 我在4.096 Vref 线路上没有看到任何毛刺脉冲。  

谢谢、

本

您好 Ben、

这是一种有趣的行为、因为它可能意味着串扰通过基准结构进入(尽管它可能仍在器件内部而不是外部)。

为了澄清这一点、假设您将 DAC 输出设置为3个不同的值、并切换 LDAC 以查看幅度是否发生变化(0xFFFF、0x8000、0x0000或满量程、中量程和零量程)。  毛刺幅度是否发生变化？  如果没有、那么我们可能会遇到 VREFL 输入问题(与接地部分共用的输入) 如果它确实发生变化、那么我们可能会遇到内部串扰。

谢谢、

Paul

保罗----  

我无法说我更了解任何内容、但我有更多数据。  

首先、我禁用了 Vref 稳压器并将 Vref 连接到外部电源。 如果我关闭电源、干扰将消失(几乎是10倍、但至少好10倍)。 如果我将 Vref 电源打开至甚至100mV、则干扰会以几乎全强度恢复。 因此、它是 Vref 电压的一个非常弱的函数、但似乎大多数情况下需要一个硬电源。 我尝试向提供 Vref 信号的电源串联添加3欧姆电阻、以使源阻抗更小、但这没有效果。

提醒一下、在执行单通道更新(软 LDAC)时、我在更新 DAC A 时看到的最大干扰是 DAC B 上的干扰。在执行硬 LDAC 时、干扰性能是 DAC A 的2至5倍。 (变化是因为软 LDAC 毛刺脉冲是 DAC 代码的函数、而硬 LDAC 看起来不是如此)。  

我将 DAC A 从0更新为0x8000到0xFFFF、并在每次更新后执行2个硬 LDAC 脉冲、同时监控 DAC B。下图显示了 DAC A 的黄色(5倍增益)、DAC B 的青色(5倍增益) magneta 中的 SCLK 和深蓝色中的 LDAC 引脚。 每个 LDAC 脉冲的毛刺脉冲都是一样的、无论 DAC 代码是不是第一个还是第二个 LDAC 脉冲。  

以下是每个脉冲的缩放：

我还尝试去除硬 LDAC 脉冲并执行软单通道 LDAC (更新 DAC a、查看 DAC b)。 在这个设置中、从0x8000更新到0xFFFF 时、干扰更严重、而另外两个更新(0xFFF->0x0000和0x0000->0x8000)的干扰约为一半。 在0x0000事务开始(但没有其他事务)处于低电平时、SYNC 线路也会出现与较小的相同大小的毛刺脉冲。  

有什么想法吗？ 这一切看起来都很奇怪。

谢谢、

您好 Ben、

这没有多大意义、但这让我认为器件本身存在一些奇怪的干扰行为。  您是否能够尝试我的"非常慢的 LDAC 边缘"实验？  如果极慢的边沿导致类似的干扰、那么我们知道这是器件内部的一些数字锁存行为。  

否则、我几乎没有任何想法、我认为研究如何减少干扰对系统其余部分的影响或将您移至具有更好干扰行为的另一个器件(DAC80504)会更有成效。

谢谢、
Paul

你好 Paul --

对于慢速 LDAC 边沿，请参阅我在 2020年11月18日的文章6:53 PM --我在 LDAC 上放置了一个压摆率非常慢的锯齿三角波，它没有什么不同。   

这可能是一个奇怪的问题、但这可能是假冒器件的问题吗？ (此部件是否有此类部件？) 我想让我的组装公司从信誉良好的供应商那里采购器件、但这种行为非常奇怪、所以我想问。

DAC80504的成本是其主要重新设计成本的2倍、因此除非绝对必要、否则我不想走这条路。 此外、如果我看到的干扰是 DAC8554的20倍(我不明白原因)、我担心具有的新芯片也会出现同样的问题。

阅读 DAC80504的数据表、我有几个问题。 1) 1)它有一种毛刺脉冲类型、即4nV-s、看起来非常高： "主要载波4nV-s 周围的代码变化毛刺脉冲1 LSB 变化"。 我不理解 "主要载波周围"的含义、但当您仅更改一个 LSB 时、它听起来像是一个毛刺脉冲、而这个毛刺脉冲将主导其他规格的毛刺脉冲。 此外、 DAC8554似乎没有规范这种类型的干扰、但我是否应该期待类似的行为？

此外、在 DAC80504的数据表中、图45非常有趣。 该文本表明、在更改其他 DAC 通道时会产生串扰干扰、但当 CS 线路变为低电平时会产生干扰、这意味着在传输任何数据之前 SPI 数据包的起始处会产生干扰。 我在我的系统中看到完全一样的毛刺脉冲--我在 SCK 的第24个边沿上得到一个毛刺脉冲(当 SPI 数据包被读取是有意义的)和一个当 CS 变为低电平(在更新后的第一次)时，这对我来说是没有意义的。 这是否意味着这是预期行为？  

另一个注意事项是、我之前没有提到过这一点、但我有一个不同的电源为 IOVDD (3.6V)和 AVDD (5V)供电。 我认为这种电压差可能很重要、因为 DAC8554上的所有数据都具有相同的电压、所以我将 IOVDD 升高到4.5V、但在干扰方面没有任何影响。  

谢谢、

您好 Ben、

很抱歉缺少该帖子。  这肯定会让我想到这种连接到 GND 的内部馈通或寄生电阻路径。

我很难说这是否是假冒器件。  我以前肯定曾看到过假冒问题、但总的来说、这些器件非常受欢迎。  此器件相当受欢迎、但通过联系经销商确实很难肯定。  我们始终建议从授权经销商处购买组件。  如果您可以在器件上提供所有标记、我至少可以确认标记是否合理、但我不允许在 e2e 论坛上评论真实性。  只能通过启动"质量退回事件"对其进行验证、但应由您和销售器件的分销商进行协调。

关于 DAC80504、这是我的错。  我想 DAC8554是一款 R-2R DAC、但它是一款串式 DAC。  串式 DAC 的毛刺脉冲通常低于 R2R DAC、但线性度更难实现。  R2R DAC 的毛刺脉冲也取决于代码、通常是大多数位数发生变化时最差的情况。  主进位是 MSB 变化的情况、所以通常、随着每个位的变化、代码0x7FFF 变为0x8000是最坏的情况。

在该图中、我实际上怀疑这是一个拼写错误、它们是要将其标记为 LDAC 信号。 我可以检查一下、尽管我认为该器件毕竟不是很适合。

我认为 IOVDD 电源不会导致任何问题。

我能再建议一件事吗？ 我如何向您申请 DAC8554 EVM 电路板的样片、您可以尝试将数字信号连接到电路板、以查看您是否看到类似的行为？ 我通常会在实验室中测试这种情况、但由于一些明显的限制、几周内我无法提供帮助。   

如果您希望收到该板、请通过 frost@ti.com 向我提供此信息。   

谢谢、

Paul

保罗----

感谢您提供评估套件。 简而言之、我能够再现我的评估板问题、因此我认为这些问题与 DAC8554器件本身有关。  

这是我执行的测试。 首先、我移除了 C12、使 U2缓冲器的带宽不受限制、并且我连接了 JMP5和 JMP6、使 U2的增益为3。 然后、我使用 J4将 U2的引脚3 (正极引脚连接到运算放大器)连接到通道 A 或通道 B 输出。 我在默认配置中剩下的所有内容。

然后、我将电路板上的 SYNC、SCK 和 DIN 连接到评估板。 然后、我环行 SPI 命令以将通道 X 更新为0x7FFF。 无论是软 LDAC 还是不带 LDAC。  

在通道 A 上、无论哪个通道被更新或者是否有软 LDAC、我都会看到同样的毛刺脉冲。 那么、这与我在电路板上看到的行为相同、而且这种干扰相对较小。  

在通道 B 上、无论哪个通道被更新、或者是否有软 LDAC、我都会看到干扰量的两倍。 除非使用软 LDAC 更新通道 A。 在本例中、我看到的干扰是~4倍。 这同样与我在电路板上看到的行为大致相同。 (我的系统上用于观察干扰的带宽低于评估板上的带宽、因此我不会直接比较干扰的振幅)。

以下是一些数据图：

DACA (良好通道)毛刺脉冲在~200ns 内为~20mV。 任何通道上的任何更新都具有相同的行为。 这大约是 O 示波器上的2nV-S 毛刺脉冲、或在3x 增益块之前的0.7nV-s 毛刺脉冲。  

当更新通道 A 以外的任何通道时、DACB (坏通道)。200ns 内的~40mV 毛刺脉冲。

最后、在更新通道 A 时为 DACB。不再有单个毛刺脉冲、但振幅为~130mV。 这是 DAC 输出上至少4nV-s 的毛刺脉冲。

由于干扰仅与 SCLK 边沿对齐、我在 SCLK 上串联了一个50欧姆的电阻器、以降低压摆率、但这没有影响。 我还尝试为外部电源和电路板上使用的电源的评估单元供电、但没有组合会产生任何影响。

除非您能想到其他任何东西、否则我很确定这意味着问题在 DAC8554内部。 由于我在评估板上看到了相同的基本行为、我认为这会排除参考电压、电路板布局或假冒器件的问题。 我的电路板和评估板之间唯一的共同点是数字信号、对于50欧姆的压摆率测试、我认为这并不能解释我看到的情况。  

如果您认为我错过了任何内容、或者您对如何提高性能(或需要考虑切换到的其他部件)有任何建议、请告诉我。

再次感谢您的所有帮助和评估单元。

好的、我发现了另一件有趣的事情。  

使用评估板时、如果我将基准电压降至3.0V 以下、干扰几乎完全消除。 从3.0V 到3.4V、毛刺脉冲快速增加、3.4V 的毛刺脉冲处于全强度、可保持高达5V 的电压。 我发现、无论是使用 R15来调节内部基准(U14输出)、还是使用外部电源作为电压基准、情况都是如此。

但是、当我对电路板执行同样的操作时、对于基准、干扰一直保持恒定、一直保持在0.2V。

我可以在我的电路板和评估板之间看到的唯一不同之处在于、就基准而言(在这两种情况下、我都使用了外部电源作为电压基准)、我的电路板具有大量的电容器滤波(多个电容器上的电流为几十 μ F) 而评估板没有电容滤波。 这在某种程度上是相关的吗？

因此、我完全感到困惑、但在评估板上消除干扰似乎就像进步。 任何想法或理论都值得赞赏。

谢谢、

快速问题、您是否为 EVM 板上的 VCC 电源提供+15V 电压？ 您碰巧为 VCC 提供+5V 电压吗？ 如果是这种情况、基准缓冲器的脉冲响应可能会受到限制、这可能是它在较低基准电压下看起来更好的原因(因为放大器将具有更多的余量)。

让我感到困惑的一件事是、我们看到了双波瓣干扰。  该器件是一个串式 DAC、因此它应该只有一个毛刺脉冲。

保罗----

我为电路板提供了+15V 的 VCC、为5Va 提供了+5V 的 VCC、为 VDD 提供了+3.6V 的 VCC。

一些关于干扰的想法。 我认为我看到的干扰不是预期的串式 DAC 干扰脉冲。 有一点、我在从0x7FFF 到0x7FFF 时看到它、我的理解是、由于实际上没有任何位发生变化、这不应导致干扰。 此外、由于干扰振幅取决于观察到的通道和要更新的通道、因此比预期的代码转换干扰更复杂。 由于我看到的干扰脉冲远远大于规格的干扰脉冲、因此除了代码转换干扰之外、还有一些意外干扰似乎是合理的。 至于双频带、我不知道这是否很重要、对于评估单元、DAC 没有滤波功能、但由于振荡频率为~3MHz、因此不需要太多的滤波即可隐藏振铃、只需看到更典型的毛刺脉冲。  

我不确定这是否相关、但我查看的是 LTC2758的数据表(抱歉、它是竞争对手的器件)、我不知道该器件是否是串式 DAC、 但是、与3V 相比、在5V 电源供电时、其规格的毛刺脉冲要差5倍(请参阅第7页的图和第3页的表)。 这比 V^2相关性预测的干扰增加要多得多、这让我想知道是否存在超过3V 的情况、从而在某种程度上极大地影响了干扰。  

仍然非常混乱。 感谢您的所有帮助、

您好 Ben、

这是一个很棒的总结。  我将把你的最后一篇文章标记为"分辨率"、以便未来的读者了解这篇文章。  我正在与我们的设计人员合作、看看他们是否能够识别出确切的缺点。

谢谢、

Paul

听起来不错。 我想听听设计人员的意见。 感谢所有帮助。