我尝试更好地理解 DAC8554上的干扰能量、因为我看到的干扰高于预期、并且不同通道上的结果也不同。 当尝试重新创建数据表中的图35时、我观察到干扰能量不是 LDAC 的函数(软或硬)、而是在数据缓冲器(而不是 DAC 寄存器)更新时发生。 此外、我在所有通道上看到相同的干扰、无论写入哪一个都是如此。 例如、如果我将通道 B 上的数据缓冲器从0x7FFF 更改为0x8000、我会看到通道 A、C 和 D 上的干扰振幅与通道 B 上的相同。这是预期的吗？
在我的电路上、我看到一些通道上的干扰能量增加。 具体而言、在更新通道 A 数据缓冲器时、我会在通道 B 上看到更大的干扰。此外、在更新通道 C 时、我会在通道 C 上看到比更新其他通道时大的干扰。 是否有任何理由期望不同通道具有比其他通道更大的干扰或对其他通道的变化更敏感的干扰？ 如果这是布局问题、是否有任何布局建议可减少干扰？ DAC 输出引脚上的所有毛刺脉冲、还是有其他引脚/辐射(EMI)会影响我的设计和布局？
谢谢、
本
您好 Ben、
干扰是否与通信的数字边缘相对应？ 如果是、那么我希望您遇到一些数字馈通问题。 请观看这些培训视频、详细了解数字串扰和干扰的一些来源。
减少馈通的最佳方法是确保从电源电路到接地电流返回点有一条低阻抗路径。 此器件只有一个接地引脚、但它有一个 VREFL 引脚。
您是否认为您可以发布布局以供审核？
谢谢、
Paul
感谢您的回复和视频。 我看到了他们、但我认为我的布局遵循他们的建议。 我很确定我已经排除了数字耦合是个问题：我减慢了 DAC 时钟、当我发送 DAC 命令时没有效果(设置地址选择= 2、例如、当硬件地址为0时)、我在每个命令中看到两个毛刺脉冲。 一个毛刺脉冲是400ns 宽的负脉冲、在 SYNC 线路变为低电平后恰好启动200ns。 另一个毛刺脉冲是正的、恰好在第24个 SCLK 周期下降后200ns 发生。 如果这是来自 SYNC 信号的数字耦合、我预计会在上升沿和下降沿看到毛刺脉冲。 同样、SCLK 和 DIN 也被排除、因为我在所有其他转换期间都看不到噪声。 我认为这意味着、当 SYNC 变为低电平时、在第24个时钟周期之后、DAC 在内部执行一些操作、这会导致我的电路出现毛刺脉冲。
通过这种发送功能不运行命令的设置、I (保守地说)可测量通道 A 的干扰能量为0.35nV-s、通道 B 和 C 的干扰能量为0.7nV-s、通道 D 的干扰能量为0.4nV-s
如果我将 DAC 输出跳过200mV (软件 LDAC)并查看其他通道上的毛刺脉冲、我将获得与使用 no-op 命令相同的结果、但跳过通道 A 并查看通道 B 上的毛刺脉冲时除外。在本例中、我看到毛刺脉冲能量的两倍： 1.4nV-s 毛刺脉冲能量不是 DAC 输出跳转大小的函数、但似乎与 DAC 代码变化有关。
最后、我让每个通道从值0x7FFF 跳转到0x8000 (再次使用软件 LDAC)、并查看所有通道上的干扰。 在大多数情况下、我看到的干扰与以前一样。 通道 A 为0.35nV-s、通道 B 和 C 为0.7nV-s、通道 D 为0.4nV-s。但同样、在更新通道 A 时、我在通道 B 上看到1.4nV-s 干扰。但是、在更新通道 C 时、我也看到通道 C 上的1.3nV 干扰
这种行为有哪些原因？ 由于某种原因、通道 B 和 C 对任何命令更新比通道 A 和 D 更敏感。此外、似乎没有从一个 DAC 通道输出到另一个 DAC 通道输出的明显串扰、但对于某些通道上的 DAC 代码更改、存在干扰串扰。 如果 DAC 通道 A 的输出不影响通道 B、为什么将通道 A 上的 DAC 代码从0x7FFF 更改为0x8000会导致通道 B 上出现较大的干扰？ 我希望典型的 DAC 代码变化毛刺会通过 Vref 中因负载变化而产生的内部毛刺对所有通道产生同等影响。 似乎通道 B 和 C 具有额外的噪声耦合方式。 对于通道 B、它在通道 A 上的代码变化上、对于通道 C、它在同一通道上的代码变化(或 DAC 变化、很难分离)。
下面是布局图-- 布局使用单个接地层进行模拟和数字，但存在基于组件放置的虚拟分割。 在 DAC8554中是原点、然后数字信号上升、模拟信号下降。 IOVdd 和 AVDD 由其自己的稳压器生成、VREFH 也是如此。 VREFL 接地。 布局基本上是单层设计、其他层提供电源或接地层。
如果对可能发生的事情或试图缩小问题范围的测试有任何想法，将会非常感激。 谢谢、
本
感谢您的回复。 附件是一些示波器快照。 在此设置中、我使用软 LDAC (DB21 = 0和 DB20 = 1)将 DAC 通道 A 从0x7FFF 更新为0x8000。 我查看通道 A 和 B 上的 DAC 输出。O-示波器上的 DAC 输出具有5倍增益(和1.6MHz 一阶低通滤波器)、并从0-4.096V 重新分频至+/-10.24V。 黄色表示 DAC 通道 A、青色表示 DAC 通道 B。SCLK 为粉色、蓝色表示同步线路。 下图显示了256次激发的 O 示波器平均值。
这是相同的设置、但没有使用 O 示波器平均。
这里的通道是相同的、但我们被缩小以查看 SCK 的完整24个周期和 SYNC 线路的脉冲。 第一张图片是平均值计算、第二张图片没有平均值计算。
我将研究如何调整 IOVDD、但我认为这在我的电路中有所涉及。
感谢您的帮助、
本
您好 Ben、
请注意、VREFL 和 GND 在布局中与接地层共用一个过孔。 这不一定是导致这种情况的原因、但它肯定会产生影响、因为数字接地电流现在将偏置基准的低侧。 当 SYNC 线路变为低电平或高电平时、您会看到一个几乎相似的毛刺脉冲。 实际上、我想、如果您只是切换 SYNC 引脚并且没有发出任何命令、您会看到同样的干扰。 (您认为您可以尝试并分享结果吗？)
如果可能、让我们尝试一个实验：
我在您的电路板上看不到原理图、但我假设您使用的是一个、并且它具有接地或接地感应引脚。 我希望您使用一把刀、切断将 VREFL 连接至 GND 引脚/过孔的迹线。 我用红色画了一条线。 然后、我还希望您使用一根小线将 VREFL 引脚(通过使用电容器上的焊盘)连接到 VREF 源极接地。 我希望当您这么做时、CS 线路对输出的影响不大。 话虽如此、导线可能会导致较高的实际代码对代码干扰。
谢谢、
Paul
尊敬的 Paul_Frost： -
感谢您查看此内容和建议。 这是一个很好的发现、在地面上共享一个过孔。 我一定会在下一个版本中修复该问题、并讨论如何在下面测试该问题、但首先我想展示更多有关同步干扰的数据。
同步干扰
之前、我看到同步上的干扰变低、但不高、但您建议只切换同步线路是一个很好的建议、当我这么做时、我没有看到干扰。 这与我之前看到的情况不一致。 我发现干扰取决于 DAC 状态的变化。 以下是事件序列：
切换同步->发送0x7FFF 至带软 LDAC 的 DACA ->切换同步-> 发送0x8000至带软 LDAC 的 DACA ->等待->重复
无干扰 大干扰 干扰 干扰
反转顺序反转行为：
切换同步->通过软 LDAC 将0x8000发送到 DACA ->切换同步-> 通过软 LDAC 将0x7FFF 发送到 DACA ->等待->重复
干扰 干扰 无 干扰 干扰更大
在某种程度上、DACA 的状态会影响切换同步线路时 DACB 上是否出现毛刺脉冲。 这似乎很奇怪、因此我连续执行了两个同步脉冲、并且我只在将 DACA 更新为0x7FFF 后、第一次变为低电平时才会看到毛刺脉冲。 我不知道为什么。 下面是显示效果的图片、第一个为0x8000->0x7FFF、第二个为反向。 这并不是很容易辨别的、但当同步线路变为低电平时、实际上只有一个干扰、并且在第二个脉冲之前完全解决了该干扰(其中没有干扰)。
青色是 DAC 通道 B 输出；粉色是 DIN；黄色是 SCLK；蓝色是同步。
VREFL 接地
我不确定我是否理解您的评论"但我假设您使用的是接地引脚或接地感应引脚"、因此您可能可以澄清。 我将一个接地层用于所有接地(数字、VREFL、模拟)、并且我正在尝试根据模拟和数字接地之间的位置来实现实际上的分离接地层。 我肯定会看到引脚5 (VREFL)和引脚6 (GND)共用一个过孔的问题。
我还不是完全确定如何实现这一点、但我想知道您对通过而不是5号引脚切割引脚6的迹线有何想法。 这样、我接通的"不良"接地连接将位于 PIN6接地而不是 VREFL 接地引脚上。 我想引脚5 VREFL 引脚对噪声和接地漂移更敏感、所以保持更好的接地连接。 你怎么看？ 当然、如果我这么做、我没有焊垫来焊接到引脚6、而且我还需要提升5V 电容、通过对5V 线路进行滤波、使其到达同一接地、因此这可能不太合理。 但是、如果您认为这是一个更好的测试/解决方案、我将更仔细地研究如何找到实现它的方法。
此外、我想知道、您是否有任何想法可以导致该干扰在各个通道之间不对称。 我希望糟糕的 VREFL 接地连接会导致所有通道上同样的毛刺脉冲、而不仅仅是通道 B、在更新 DAC 通道 A 时也不是特别如此。或者、我是否缺少一些关于这个问题如何耦合到芯片中的信息？
再次感谢大家的帮助、
本
保罗----
感谢您的回答。 这是我所做的。 我将 LDAC 设置为低电平、然后发送 SPI 命令来设置(不使用软 LDAC)将 DAC 通道 A 更新为0x7FFF、然后更新为0x8000。 然后、我将 LDAC 脉冲为高电平、然后再次将其拉低。 在第二个测试中、我对执行了相同的操作、但我最初将 LDAC 设置为高电平并将其脉冲为低电平。 然后、我查看了 DAC 通道 B 上的毛刺脉冲
以下是这两种设置的图。 蓝色表示 SYNC、黄色表示 SCLK、青色表示 DAC B (5倍增益)。 紫色是 LDAC 引脚。 如您所见、无论 LDAC 引脚为高电平或低电平、第一个命令的第24个 SCLK 边沿和第二个命令的 SYNC 变为低电平时仍然存在毛刺脉冲。 当 LDAC 引脚切换为高电平或低电平时、干扰会大得多、我不知道如何弥补这一点。 当它变为高电平时、它将更新所有4个 DAC 通道、因此我预计会出现一些干扰、但当 LDAC 变为低电平时不会发生任何情况。 有什么想法？
我希望这对您有所帮助。 如果您对数据有任何疑问、或者需要获取更多数据、请告诉我、这将非常有用。
谢谢、
保罗----
我不认为干扰来自 LDAC 引脚上的信号、仅仅是因为引脚驱动器和 LDAC 布线的 PCB 布局与 SCLK、DIN 和 SYNC 引脚的布局几乎相同、我在这些引脚上看不到任何干扰、 因此、在某种程度上、布局必须导致该布线上的干扰比其他布线严重~100倍。 所有这些引脚均以硬件支持的最低驱动强度进行驱动。 我确实将 LDAC 引脚驱动器上的驱动强度增加了6倍、但毛刺脉冲没有变化。 但奇怪的是、LDAC 引脚的两个边沿都出现毛刺脉冲。
我获取了上一个帖子中获取的相同数据、但我添加了更多 LDAC 脉冲。 无论之前是否有 DAC 更新(即加载新的内容)、每个 LDAC 脉冲的毛刺脉冲看起来都一样。 我认为这相当于发送无效命令。 下面是该数据的 O 示波器跟踪、第二幅图放大了干扰的一个位。 对于图中的第一次 LDAC 更新，毛刺脉冲大小看起来要小一点，但这是一个 O 示波器时间刻度的伪影--当我放大以真正看到脉冲时，所有4个看起来都是一样的。
我将切断您建议的接地线迹、看看它是否起作用。 希望这些数据会很有趣/有用。
感谢您的所有帮助、
我能够使用锯齿斜坡驱动 LDAC 引脚、因此在一个方向上具有非常慢的压摆率。 然后我将其反转、使低速率处于另一个转换状态。 在强制情况下(低->高快速、低->高慢速、高->低快速、高->慢)，干扰没有明显的区别。 我有多个板、因此我可以测试多个板上的干扰是否相同。 我会告诉您我发现了什么。
在下图中、黄色迹线是 LDAC 引脚、青色是 DAC 通道 B 干扰。
谢谢、
保罗----
我无法说我更了解任何内容、但我有更多数据。
首先、我禁用了 Vref 稳压器并将 Vref 连接到外部电源。 如果我关闭电源、干扰将消失(几乎是10倍、但至少好10倍)。 如果我将 Vref 电源打开至甚至100mV、则干扰会以几乎全强度恢复。 因此、它是 Vref 电压的一个非常弱的函数、但似乎大多数情况下需要一个硬电源。 我尝试向提供 Vref 信号的电源串联添加3欧姆电阻、以使源阻抗更小、但这没有效果。
提醒一下、在执行单通道更新(软 LDAC)时、我在更新 DAC A 时看到的最大干扰是 DAC B 上的干扰。在执行硬 LDAC 时、干扰性能是 DAC A 的2至5倍。 (变化是因为软 LDAC 毛刺脉冲是 DAC 代码的函数、而硬 LDAC 看起来不是如此)。
我将 DAC A 从0更新为0x8000到0xFFFF、并在每次更新后执行2个硬 LDAC 脉冲、同时监控 DAC B。下图显示了 DAC A 的黄色(5倍增益)、DAC B 的青色(5倍增益) magneta 中的 SCLK 和深蓝色中的 LDAC 引脚。 每个 LDAC 脉冲的毛刺脉冲都是一样的、无论 DAC 代码是不是第一个还是第二个 LDAC 脉冲。
以下是每个脉冲的缩放：
我还尝试去除硬 LDAC 脉冲并执行软单通道 LDAC (更新 DAC a、查看 DAC b)。 在这个设置中、从0x8000更新到0xFFFF 时、干扰更严重、而另外两个更新(0xFFF->0x0000和0x0000->0x8000)的干扰约为一半。 在0x0000事务开始(但没有其他事务)处于低电平时、SYNC 线路也会出现与较小的相同大小的毛刺脉冲。
有什么想法吗？ 这一切看起来都很奇怪。
谢谢、
保罗----
感谢您提供评估套件。 简而言之、我能够再现我的评估板问题、因此我认为这些问题与 DAC8554器件本身有关。
这是我执行的测试。 首先、我移除了 C12、使 U2缓冲器的带宽不受限制、并且我连接了 JMP5和 JMP6、使 U2的增益为3。 然后、我使用 J4将 U2的引脚3 (正极引脚连接到运算放大器)连接到通道 A 或通道 B 输出。 我在默认配置中剩下的所有内容。
然后、我将电路板上的 SYNC、SCK 和 DIN 连接到评估板。 然后、我环行 SPI 命令以将通道 X 更新为0x7FFF。 无论是软 LDAC 还是不带 LDAC。
在通道 A 上、无论哪个通道被更新或者是否有软 LDAC、我都会看到同样的毛刺脉冲。 那么、这与我在电路板上看到的行为相同、而且这种干扰相对较小。
在通道 B 上、无论哪个通道被更新、或者是否有软 LDAC、我都会看到干扰量的两倍。 除非使用软 LDAC 更新通道 A。 在本例中、我看到的干扰是~4倍。 这同样与我在电路板上看到的行为大致相同。 (我的系统上用于观察干扰的带宽低于评估板上的带宽、因此我不会直接比较干扰的振幅)。
DACA (良好通道)毛刺脉冲在~200ns 内为~20mV。 任何通道上的任何更新都具有相同的行为。 这大约是 O 示波器上的2nV-S 毛刺脉冲、或在3x 增益块之前的0.7nV-s 毛刺脉冲。
当更新通道 A 以外的任何通道时、DACB (坏通道)。200ns 内的~40mV 毛刺脉冲。
最后、在更新通道 A 时为 DACB。不再有单个毛刺脉冲、但振幅为~130mV。 这是 DAC 输出上至少4nV-s 的毛刺脉冲。
由于干扰仅与 SCLK 边沿对齐、我在 SCLK 上串联了一个50欧姆的电阻器、以降低压摆率、但这没有影响。 我还尝试为外部电源和电路板上使用的电源的评估单元供电、但没有组合会产生任何影响。
除非您能想到其他任何东西、否则我很确定这意味着问题在 DAC8554内部。 由于我在评估板上看到了相同的基本行为、我认为这会排除参考电压、电路板布局或假冒器件的问题。 我的电路板和评估板之间唯一的共同点是数字信号、对于50欧姆的压摆率测试、我认为这并不能解释我看到的情况。
如果您认为我错过了任何内容、或者您对如何提高性能(或需要考虑切换到的其他部件)有任何建议、请告诉我。
再次感谢您的所有帮助和评估单元。
快速问题、您是否为 EVM 板上的 VCC 电源提供+15V 电压？ 您碰巧为 VCC 提供+5V 电压吗？ 如果是这种情况、基准缓冲器的脉冲响应可能会受到限制、这可能是它在较低基准电压下看起来更好的原因(因为放大器将具有更多的余量)。
让我感到困惑的一件事是、我们看到了双波瓣干扰。 该器件是一个串式 DAC、因此它应该只有一个毛刺脉冲。
好的、我想我可以总结我看到的所有内容。 我之前观察到、干扰取决于 Vref 电压是错误的。 在评估板上、我将 OPA627负电源轨接地、这样可以在信号从负电源轨(0V)低于3V 时隐藏真正的毛刺。 当我输入一个负电源轨(-15V)时、这个效应消失了。
从 DAC8554EVM 开始。 修改如下：
跳线穿过 JMP6和 JMP5。 这些变化将为 U2提供~3MHz 的带宽和5的增益。
将+15V 连接到 VCC、+5V 连接到+5VA、将-15V 连接到 VSS、并将 VDD 连接到适当的数字电平。 将 JMP10设置为短接引脚1和2。 JMP7连接引脚1和2。 根据需要配置基准。 连接 Din、SCLK 和 SYNC 以进行 SPI 通信。
使用 SPI 命令将所有通道设置为0x7FFF：
现在循环发送0x107FFF (更新 DACA)并将 U2 +IN 引脚连接到 OUTB、观察 U2_OUT、您将在第24个 CLK 周期看到毛刺脉冲。 观察任何其他 DAC 通道时不会出现毛刺脉冲。 更新 DACC 时、干扰仅在 DACC 通道上。
数据
更新 DACA 时、蓝色为 DACB。 每个 SCLK 转换都会导致一些主要是对称的快速毛刺脉冲。 同步线路(黄色)在转换时也会产生一个大振铃。 然而、最大的未积分消除毛刺脉冲位于迹线的中心位置、且高100mV 且宽200nS (运算放大器增益为5倍的10nV-s 毛刺脉冲能量或 DAC 的2nV-s 能量)。
以下是相同的快照、但请观察 DACD：
我在定制板和 DAC8554EVM 评估板上都观察到了这种情况。 我认为、这可以排除布局问题、接地连接或 Vref 滤波等 当使用 FPGA 发送 SPI 命令或使用独立设计的微控制器时、我可以重新创建此设置。 我相信这会排除数字驱动强度等因素。 我的结论是、这种行为是 ADC8554固有的特性。 我还调整了 Vref、IOVDD 和 ADVDD、以查看这是否对干扰有任何影响。 只有 AVDD 会影响毛刺脉冲的大小、而是以线性方式影响。
我认为唯一的解决方法是仅使用 DAC 通道 A 和 D
